用于测试具有阱的集成电路的方法和系统技术方案

一种用于测试半导体电路（１０）的方法，包括测试电路并在测试期间调节电路的阱偏置（１４，１８）。该方法通过在测试期间调节阱偏置改善了基于电压的和ＩＤＤＱ测试和诊断的分辨率。另外，该方法在应力测试中提供了更有效的应力。该方法应用于ＩＣ，其中半导体阱（阱和／或衬底）从芯片ＶＤＤ和ＧＮＤ单独地连线，允许在测试期间对阱电势的外部控制（４０）。总之，本方法依赖于利用阱偏置来改变晶体管的阈值电压。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总体涉及集成电路测试。
技术介绍
集成电路(IC)测试的目的是从具有缺陷的器件中区分出无缺陷器件。然而，很多通常发生的缺陷在传统的测试中难于被检测和表征。尤其是，存在在基于电压的测试、静态泄漏电流(IDDQ)测试以及应力相关的测试中难于测试的多个缺陷。对于基于电压的测试，在额定阱偏置条件下的测试不能总能够检测缺陷。例如，利用低VDD测试辅助对缺陷的检测，可以实现在额定阱偏置条件下的基于电压的测试。然而，利用这样的测试，不能容易地发现所有的缺陷。对于IDDQ测试，增大的背景电流使其难于区分缺陷相关的IDDQ，即通常显示为增大的IDDQ，与额定无缺陷芯片的背景电流。一种提出的对该问题的解决方案是，均匀地调节阱和/或衬底偏置，使得所有晶体管的阈值电压增大，从而减小泄漏电流并使缺陷相关的IDDQ可被辨别。然而，该方案忽略了IDDQ和衬底偏置之间的关系，所述关系可以用于检测缺陷。另一种提出的方案是IDDQ相对Vdd的表征。但是，基于该比较仍难于辨别和表征缺陷。对于应力相关的测试，潜在的缺陷可能存在于制造的IC中，其开始为正常的，从而在芯片或封装级测试中没有被检测到。然而，在使用中的恶化可能导致电路在结束其预定寿命前而发生故障。加速的寿命应力测试用于检测该缺陷相关的“可靠性故障”，使得存在缺陷的IC不会到达用户。目前，使用增大的电压应力测试和升高温度/电压预烧测试作为加速寿命应力。在高电压或高温下预烧芯片、或在高电压下电压加压(stressing)芯片的一个原因是，为了产生大电流。该电流尤其有用于暴露电阻性开型缺陷。产生大电流的另一个原因是，增加功率消耗，这产生热量并又产生机械应力。这些机械应力还尤其有用于暴露电阻性开型缺陷。但是，两种测试正变得越来越难于实施。首先，电压应力对于近来的技术是成问题的，因为设置通过栅极氧化物的大电场越来越使得芯片过早地发生栅极氧化物故障。第二，预烧也正变得不希望，因为功率、尤其是静态功率超过了设备传输能力。另外，两种传统的应力方法都不利地需要设计让步以确保在施加的应力下的电路功能。考虑上述，需要一种IC测试方法，其提供更高分辨率的基于电压的和IDDQ测试，以及更有效、损坏性更小的应力测试。
技术实现思路
本专利技术涉及集成电路测试。本专利技术提供了一种用于测试半导体电路的方法，包括测试电路并在测试中调节阱偏置。该方法通过在测试中调节阱偏置改善了基于电压的和IDDQ测试和诊断的分辨率。另外，该方法在应力测试中提供了更有效、损坏性更小的应力。该方法应用于IC，其中半导体块(bulk)节点(阱和/或衬底)从芯片电源VDD和接地GND单独地连线，允许在测试中对块电势的外部控制。总之，本方法依赖于利用块偏置来改变晶体管的阈值电压或设置通过栅极氧化物的更强电场。对于基于电压的测试，该方法允许使用标准电压测试技术，但是相对于在额定阱偏置条件下进行的测试，提供对制造缺陷的改善的可检测性和可诊断性。对于IDDQ测试，独立的块偏置调节采用块偏置与IDDQ之间的关系，允许通过单独地调节n晶体管的电压阈值(Vtn)和p晶体管的电压阈值(Vtp)而表征多个独立的关系，允许更大范围的IDDQ，而不由于通过氧化物的大电场而损坏器件，并允许增强的引发在IDDQ中跳变(jump)的能力，所述跳变是由于降低的逻辑水平超过降低的晶体管阈值或低于增大的晶体管阈值。对于应力测试，该方法允许产生用于对芯片加压的大电流，而不需要施加通过栅极氧化物的强、损坏性电场，并不需要依赖于高温，即，不需要预烧炉。另外，由于晶体管的阈值电压(Vt)较强地影响切换和静态电流，该方法允许在应力中调节阱偏置以获得静态和切换电流的希望的混合。因此，相比于标准电压应力和预烧应力技术，提供了用于改善电路应力的方法。另外，本方法还有助于在应力条件下的电路作用，并允许局部化并诊断缺陷。本方法可以用于“转移(bump)”栅极氧化物应力并在预烧中逐芯片地调整阱偏置。通过下文对本专利技术实施例的更具体的描述，将使本专利技术的上述和其它特征更加清楚。附图说明下面将参考下列附图详细描述本专利技术的实施例，其中相同的标号表示相同的部件，其中图1示出了根据本专利技术实施例的用于测试的集成电路和测试系统；图2示出了包括阱分区(partition)的用于测试的集成电路；图3示出了根据本专利技术实施例在IDDQ测试中检测缺陷的曲线图；图4为示出在IDDQ相对Vdd的测试中检测缺陷的困难的现有技术的曲线图。具体实施例方式参考附图，图1示出了包括半导体块节点12的集成电路(IC)10，所述半导体块节点12从芯片电源电压(VDD)和接地(GND)单独地连线，从而允许在测试中对块偏置的外部控制。所述方法包括，测试电路10，所述测试包括独立地调节n晶体管16的p阱14偏置和p晶体管20的n阱18偏置；以及确定测试中是否存在缺陷。这里，术语“块”或等同地“块节点”是同时指阱和衬底。类似，基于这样的事实，即现代的数字互补金属氧化物半导体(CMOS)工艺很少使用单阱和衬底的结构(即，晶体管块节点几乎总是阱)，术语“阱”同时指阱和衬底。因此，“p块”和“p阱”共同指p阱和p衬底，而“n块”和“n阱”共同指n阱和n衬底。晶体管阈值电压都被表示为“Vt”，并且对于n晶体管被单独地表示为“Vtn”，而对p晶体管则表示为“Vtp”。这里，“额定偏置条件”指标准工作值，包括对于p阱14的接地(GND)以及对于n阱18的Vdd。在测试中，对阱偏置的调节控制晶体管Vt。尤其是，通过从额定值减小p块偏置而产生增大的Vtn；通过从额定值增大p块偏置而产生减小的Vtn；通过从额定值增大n块偏置而产生增大的Vtp；以及通过从额定值减小n块偏置而产生减小的Vtp。减小Vt增强了晶体管，而增大Vt减弱了晶体管。所述测试可以包括基于电压的测试、静态泄漏电流IDDQ测试、以及应力测试。相对于多个应用和相关实例将单独描述每种测试。然而，应该理解，该方法并不限于所述的特定测试或特定应用和实例，而是如所附权利要求书提供。继续参考图1，还示出了对于IC 10的测试系统30。测试系统30包括电源32，其具有与n晶体管的源端子34连接的芯片接地(GND)和与p晶体管的源端子36连接的VDD。另外，测试系统30包括控制单元40，其具有用于测试IC 10的测试装置60和用于确定基于测试是否存在缺陷的缺陷确定装置62。控制单元40通过到其p阱14的连接42控制n晶体管16的阱偏置，并通过到其n阱18的连接44控制p晶体管20的阱偏置。控制单元40还可以控制电源32。另外，控制单元40可以被编程用于确定基于测试的缺陷。虽然没有清楚示出，本领域的技术人员可以知道，IC 10可以被放入预烧炉中，用于应力测试，如下所述。另外，应该知道，尽管图1只示出了双阱实施例，本专利技术的内容可以扩展为使用单阱或多于两个阱。如图2所示，可以将阱14、18分成p阱14A、14B和n阱18A、18B，并且将每个分区连接到控制单元40，用于根据下述方法的单独测试。尽管示出了每个阱的一个分区，可以理解，可以提供多个分区。应该理解，图1和图2被较大简化。例如，为了清楚，而没有示出输入保护电路、多个其它晶体管、一些芯片内部布线等。如将在下面的应用/实例中所说明，根据本方法的确定步骤可以本文档来自技高网...

【技术保护点】
一种用于测试具有阱（１４，１８）的集成电路（１０）的方法，所述阱单独地从电路ＶＤＤ和接地连线，所述方法包括以下步骤：测试电路，包括单独地调节ｎ晶体管（１６）的ｐ阱（１４）偏置和ｐ晶体管（２０）的ｎ阱（１８）偏置；以及通过所述 测试确定是否存在缺陷。

【技术特征摘要】

【专利技术属性】
技术研发人员：A加蒂克，DA格罗施，MD诺克斯，F莫提卡，P奈伊，J范霍恩，PS祖霍斯基，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]