用于测试具有阱的集成电路的方法和系统技术方案

一种用于测试半导体电路（１０）的方法，包括测试电路并在测试期间调节电路的阱偏置（１４，１８）。该方法通过在测试期间调节阱偏置改善了基于电压的和ＩＤＤＱ测试和诊断的分辨率。另外，该方法在应力测试中提供了更有效的应力。该方法应用于ＩＣ，其中半导体阱（阱和／或衬底）从芯片ＶＤＤ和ＧＮＤ单独地连线，允许在测试期间对阱电势的外部控制（４０）。总之，本方法依赖于利用阱偏置来改变晶体管的阈值电压。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总体涉及集成电路测试。
技术介绍
集成电路(IC)测试的目的是从具有缺陷的器件中区分出无缺陷器件。然而，很多通常发生的缺陷在传统的测试中难于被检测和表征。尤其是，存在在基于电压的测试、静态泄漏电流(IDDQ)测试以及应力相关的测试中难于测试的多个缺陷。对于基于电压的测试，在额定阱偏置条件下的测试不能总能够检测缺陷。例如，利用低VDD测试辅助对缺陷的检测，可以实现在额定阱偏置条件下的基于电压的测试。然而，利用这样的测试，不能容易地发现所有的缺陷。对于IDDQ测试，增大的背景电流使其难于区分缺陷相关的IDDQ，即通常显示为增大的IDDQ，与额定无缺陷芯片的背景电流。一种提出的对该问题的解决方案是，均匀地调节阱和/或衬底偏置，使得所有晶体管的阈值电压增大，从而减小泄漏电流并使缺陷相关的IDDQ可被辨别。然而，该方案忽略了IDDQ和衬底偏置之间的关系，所述关系可以用于检测缺陷。另一种提出的方案是IDDQ相对Vdd的表征。但是，基于该比较仍难于辨别和表征缺陷。对于应力相关的测试，潜在的缺陷可能存在于制造的IC中，其开始为正常的，从而在芯片或封装级测试中没有被检测到。然而，在使用中本文档来自技高网...

【技术保护点】
一种用于测试具有阱（１４，１８）的集成电路（１０）的方法，所述阱单独地从电路ＶＤＤ和接地连线，所述方法包括以下步骤：测试电路，包括单独地调节ｎ晶体管（１６）的ｐ阱（１４）偏置和ｐ晶体管（２０）的ｎ阱（１８）偏置；以及通过所述 测试确定是否存在缺陷。

【技术特征摘要】

【专利技术属性】
技术研发人员：A加蒂克，DA格罗施，MD诺克斯，F莫提卡，P奈伊，J范霍恩，PS祖霍斯基，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]