集成电路测试方法和测试设备技术

公开了一种用于在集成电路的测试模式中对集成电路（１００）中的故障进行定位的方法（２００），该集成电路具有与压缩逻辑（１４０）耦接的多个数字输出端，其中压缩逻辑包括至少一个用于提供测试响应的输出端。该方法包括以下步骤：提供集成电路的仿真模型（２１０）；将多个测试模式提供给仿真模型（２２０）；接收针对所述测试模式的多个仿真后的测试响应（２３０）；在多个响应中定义多个位，所述位定义了故障特征（２４０）；将另外的多个测试模式提供给集成电路（２５０）；接收针对所述的另外的多个测试模式的多个测试响应（２６０）；并且检查多个响应是否存在特征（２７０）。该方法为存在故障的ＩＣ提供了改进的故障检测能力。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种在集成电路的测试模式中定位集成电路(ic)中的故障的方法，该集成电路具有与压縮逻辑耦接的多个数字输出 端，该压縮逻辑包括至少一个用于提供测试响应的输出端。 本专利技术还涉及实现该方法的测试设备。
技术介绍
在ic的制造成本中，IC测试正迅速地变为主导因素。其中的一 个主要原因是，对于复杂IC而言，测试是耗时的。这主要是因为大量的测试输入数据和输出数据必须与测试中的ic进行通信。因此，用以减少在这个通信中所涉及的数据大小的措施已经引起了相当的关注。例如，己经公开了其中的数字测试输入数据已被压縮的测试方案，其中，IC具有板上提取器用于将测试输入数据还原至初始尺寸。 类似地，板上压縮器对测试中的IC的数字测试输出进行了压縮，并 且以这个压縮形式将ic测试结果提供给外部环境。可以在以下文献 中找到这个方法的示例由Sinanoglu等人发表在Proc. Of the Eight IEEE European Test Workshop, pages 15-20， IEEE ETW 2003 上的"Parity-based output compaction for core-本文档来自技高网...

【技术保护点】
一种用于在集成电路的测试模式中对所述集成电路中的故障进行定位的方法，所述集成电路具有与压缩逻辑耦接的多个数字输出端，所述压缩逻辑包括至少一个用于提供测试响应的输出端，所述方法包括：ａ）提供所述集成电路的仿真模型；ｂ）给所述仿真模型提供多个测试模式；ｃ）接收针对所述测试模式的多个仿真后的测试响应；ｄ）在所述多个响应中定义多个位，所述位定义了所述故障的特征；ｅ）给所述集成电路提供另外的多个测试模式；ｆ）接收针对所述另外的多个测试模式的多个测试响应；以及ｇ）检查所述多个响应是否存在所述特征。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：亨德里克斯PE弗兰肯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]