IC测试方法及设备技术

一种测试电路，具有限定在并行输入（ｗｐｉ［０］…ｗｐｉ［Ｎ－１］）与各自的并行输出（ｗｐｏ［０］…ｗｐｏ［Ｎ－１］）之间的多个扫描链段（６２、６４、６０）。扫描链段包括移位寄存器电路的单元组（６０）、核心扫描链部分（６２）、绕过核心扫描链部分（６２）的第一旁路路径以及绕过移位寄存器电路单元组（６０）的第二旁路路径。这一结构使得能够将数据并行地加载至核心扫描链，或者加载至移位寄存器（ＷＢＲ）。此外，每个扫描链段还具有串联的锁存元件（８０），这可提供附加的测试能力。特别是，当进行内部或外部方式测试时，数据在锁存元件（８０）之间的移位能用来测试旁路路径。因此，这种测试能成为单次ＡＴＰＧ过程的一部分。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及半导体集成电路测试，特别是涉及一种核心测试 方法和设备。
技术介绍
一种用于半导体集成电路(IC)测试的常规测试技术是扫描测试技术。该技术实质上包含将一种测试模式(称为"向量")施加于器件封装 的引脚，并且依赖于器件的时钟速度监测特定时间的输出响应。 一组测 试向量用于使得能够确定测试中的器件的行为。这些向量被设计成能够 检测出器件中的制造缺陷。随着集成电路中使用的晶体管数量的增加，能够重复使用集成电路 设计的能力变得越来越重要。 一个关于重复使用设计功能(称为"核心") 的重要问题是无需重建测试方法而测试这些核心的能力，从而能够实现 测试的重复使用以及设计的重复使用。具有多个功能核心的系统级芯片(soc)电路的测试，也越来越成为一种挑战。在解决这些问题之前，成立了 IEEE 1500工作组，发展了一种核心级 解决方案以方便测试集成化以及测试的重复使用。该标准现已作为正EE STD 1500被采用，并且提供了一种标准接口和一套限定核心与核心外逻 辑之间边界的规则。该边界称为"封装器"，允许以最少的必须在系统级 芯片结构外部发送的信号进行核心的隔离测试。封装器包括针对核心的 每个功能输入和功能输出的所谓"封装器单元"。图1示出了正EE STD 1500封装器的基本布局。核心1被封装器2 围绕，后者作为所有外部信号与核心之间的接口。封装器具有位于核心 功能输入(FI) /输出(FO)与封装器功能输入/输出之间的封装器边界寄 存器(WBR)。核心端子如图4所示，其中一些是功能输入， 一些是功能输出。标准规定核心1由单向端子限定。箭头6示意地表示封装器边界 寄存器作为外部功能输入和输出与核心功能输入和输出之间的接口。封装器边界寄存器WBR包括链状的单元8，每个单元与核心的单个功能输入或输出相连。这些单元被配置成扫描链，以便提供控制核心功 能输入所需要的测试向量，或者移出核心功能输出上存在的结果。因此WBR的单元通过向核心的功能输入和输出提供选定的测试向量，实质上 实现扫描测试技术。封装器2具有封装器串行输入(WSI)和封装器串行输出(WSO)， 它们与指令寄存器(称为封装器指令寄存器(WIR))以及封装器边界寄 存器(WBR)连通。封装器边界寄存器WBR控制且观察功能核心的端口 4。根据提供给 封装器指令寄存器WIR的指令来配置WBR的单元8，并且封装器指令 寄存器实质上控制测试过程。具体地说，WIR和WBR被配置为响应指示"选择"、"捕获"、"移 位"以及"更新"命令的控制信号而操作。移位包括WBR中靠近测试输出的一个存储位置中的数据的推进(同 时也包括WIR或其他寄存器中的数据的推进)。因此，移位命令将所需的 测试向量加载到WBR单元。捕获包括将WBR功能输入或输出上存在的数据存入WBR单元。更新包括使用附加的更新存储元件存储WBR单元移位存储元件中 的数据。转移包括数据向WBR单元移位存储元件的移动。 尽管图1没有示出，封装器接收以封装器捕获信号(CaptureWR)、 封装器移位信号(ShiftWR)以及更新封装器信号(UpdateWR)形式表 现的信号。此外，封装器被封装器时钟信号(WRCK)、封装器复位信号 (WRSTN)以及指令寄存器选择信号(SelectWIR)控制。封装器指令寄存器(WIR)用于将封装器配置为所需的工作模式，由 移位至WIR的指令确定。该指令的长度可以在几十或几百比特，并且能够限定不同的测试和诊TOX^t^wmrmtttrt^^^^f解释所加载的WIR指令，并且向控制与核心交互的WBR提供合适的控制信号。封装器使用与加载指令数据相同的串行输入用于加载要被移位至WBR单元中的串行测试向量，而SdectWIR信号确定使用哪种工作模式。 因此，WIR解码所加载的指令，然后控制封装器边界寄存器WBR 执行特定的控制。WIR电路接收上面讨论的CaptureWR、 ShiftWR、 UpdateWR以及时钟信号WRCK、复位信号WRSTN和SelectWIR等信号。 封装器指令寄存器还可以控制封装器旁路寄存器(WBY)，旁路寄存 器可操作成将封装器串行输入(WSI)传送至封装器串行输出(WSO) 而不与核心发生任何相互作用。这是响应WIR指令。此外，外部测试可 以由WIR控制以提供核心的外部可控性和可观测性，并且该测试把封装 器边界寄存器WBR与封装器串行输入和输出(WSI和WSO)相连接。 这使得能够将客户专用数据加载至WBR单元。封装器指令寄存器从封装器串行控制(WSC)输入中接收它的控制 输入。上述端子由串行端口形成。封装器还可以具有并行端口，如图1所 示的并行输入端口 PI和并行输出端口 PO。本专利技术具体涉及被封装器围绕的多个核心的测试。在该情形下，需 要在多个核心之间提供测试信号的路径，以便利用测试信号路径对选定 的核心或多个核心进行测试。如果要测试一个特定的核心，就需要绕过 其他的核心以便能向所需要的核心发送测试向量。实现这一点的一种方法是将不同封装器的扫描链串联地耦连起来。 对于不被测试的核心，提供旁路而绕过内部核心扫描链，例如使用与内 部核心扫描链并联的单一移位寄存器旁路元件。旁路元件可包括单一锁存元件，它使得信号能够沿着管线馈送而绕 过内部核心扫描链和封装器的WBR单元。这种方法的一个问题是，必须 对不同的旁路配置进行关于正确起作用的测试，作为整个测试过程的一 部分。因为这些旁路配置表示封装器的不同内部配置，所以通常不可能 利用自动测试模式产生(ATPG)系统的单次运行来测试不同的旁路配置。 作为替代，在可以执行实际的核心内部和外部测试之前，需要对不同的 配置本身进行专门的测试。
技术实现思路
根据本专利技术，提供一种测试电路，用于测试集成电路核心或集成电 路核心外部的电路，该测试电路包括移位寄存器电路，包括多个单元，用于传送测试信号，这些单元设置成多个串联的单元组(banks of cells);串行输入和串行输出，用于与移位寄存器电路输入和输出连接； 多个并行输入和输出，其中并行输入用于将测试信号传送至集成电路核心以便对核心进行测试，其中，限定多个扫描链段，每个扫描链段位于并行输入与各自的并行输出之间，扫描链段各包括移位寄存器电路的单元组、核心扫描链部分、绕过核心扫描链部分的第一旁路路径、绕过移位寄存器电路单元组的第二旁路路径。其中，每个扫描链段还包括与单元组及核心扫描链部分串联的锁存 元件。该设置实际上使用串联元件作为旁路机构的一部分。旁路路径本身 最好不要引入延迟，因此可包含一个绕过有关的扫描链部分或单元组至 输出多路复用器的前馈路径。因此，利用与核心扫描链及移位寄存器单元串联的锁存元件使得数 据能够锁存在锁存元件之间，当时旁路路径被使用并且电路处于测试模 式。这意味着旁路路径的测试有可能作为核心内部或外部测试的一部分， 并且这使得能够进行核心、核心外部的电路和封装器硬件的完全测试， 而不需要对封装器旁路结构进行专门的测试运行。典型地，将为核心内 部测试进行一次测试运行，并为核心外部测试进行一次，其中之一可以 包括封装器旁路路径测试。所述电路优选地包括第一组旁路多路复用器，它可控地或者将集成 电路核心的输出连接至多路复用器输出，或者实现第本文档来自技高网...

【技术保护点】
一种测试电路，用于测试集成电路核心或集成电路核心外部的电路，所述测试电路包括：移位寄存器电路，包括多个单元用于传送测试信号，所述单元设置成多个串联的单元组；串行输入和串行输出，用于与移位寄存器电路的输入和输出连接；多 个并行输入和输出，其中并行输入用于将测试信号传送至集成电路核心，以便对核心进行测试，其中，限定多个扫描链段，每个扫描链段位于并行输入与各自的并行输出之间，扫描链段各包括移位寄存器电路的单元组、核心扫描链部分、绕过核心扫描链部分的第一 旁路路径以及绕过移位寄存器电路单元组的第二旁路路径，其中，每个扫描链段还包括与单元组及核心扫描链部分串联的锁存元件。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：汤姆瓦叶尔斯，理查德莫雷，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]