集成电路装置以及实现方法制造方法及图纸

一种集成电路（ＩＣ）装置（１０）包括具有数字电路部分（１２０）的集成电路（１００），该数字电路部分具有多个数字输出端（１２２），每个输出端均用于在集成电路（１００）测试模式中提供测试结果。装置（１０）还包括空间压缩逻辑（１４０），该空间压缩逻辑包括具有多个压缩域（１６２）的空间压缩网络（１６０），每个域均用于将多个测试结果压缩成其它测试结果，该空间压缩逻辑还包括耦接在多个数字输出端（１２２，２１０）和空间压缩网络（１６０）之间的传播网络（１５０），该传播网络用于将来自数字输出端（１２２，２１０）的每个测试结果复制到多个压缩域（１６２）。该空间压缩逻辑（１４０）可能位于ＩＣ　１００上或者位于其外部（例如位于测试仪器上或者测试接口上），与没有传播网络的ＳＣＬ相比，该空间压缩逻辑降低了故障抵消或者故障混淆的危险。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有空间压缩逻辑(space compaction logic)的集成电路(IC)装置，该空间压缩逻辑用于对来自装置IC的数字输出端的测试结果进行压缩。 本专利技术还涉及用于设计这种空间压缩逻辑的方法。
技术介绍
IC测试迅速地成为IC的制造成本中的主导因素。其中的一个主要原因是，对于复杂IC而言，测试是耗时的。这主要是因为大量的测试输入数据和输出数据必须与被测IC进行通信。因此，用以减少在这个通信中所涉及的数据大小的措施已经引起了广泛的关注。 例如，已经公开了对数字测试输入数据进行压缩的测试方案，其中，IC具有板级提取器，其用于将测试输出数据还原至初始尺寸。类似地，板级压缩器对被测IC的数字测试输出进行了压缩，并且以这种压缩形式，将IC测试结果提供给外部环境。可以在以下文献中找到这个方法的示例“Parity-based output compaction forcore-based SOCs”by Sinanoglu et al.，Proc.Of the Eight IEEEEuropean Test Workshop，pages 15-20，IEEE E本文档来自技高网...

【技术保护点】
一种集成电路装置（１０，２０），其包括：集成电路（１００，２００），其包括多个数字输出端（１２２，２１０），每个输出端均用于在所述集成电路的测试模式中提供测试结果；以及空间压缩逻辑（１４０），其包括：空间压缩网络（１６０），其具有多个压缩域（１６２），每个域均用于将多个测试结果压缩成其它测试结果；以及传播网络（１５０），其被耦接在所述多个数字输出端（１２２，２１０）和所述空间压缩网络（１６０）之间，所述传播网络用于将来自所述数字输出端（１２２，２１０）的每个测试结果复制到多个压缩域（１６２）。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：亨德里克斯PE弗兰肯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]