半导体器件制造技术

本发明专利技术的课题是将芯片小型化，减小外部干扰的影响造成的静电电容的变化。以可包围在上衬底（１）和下衬底（１１）之间被夹置的区域的周边的外周框形状来形成第１半导体衬底（３），在角部形成第１半导体衬底３的电位提取部（３１），将包含电位提取部（３１）的第１半导体衬底（３）的角部的面积设定在其他半导体衬底（５、７、９）的电位提取部（３６ａ、３６ｂ、４０）的面积以下，使芯片尺寸小型化。通过导电层等，使各半导体衬底屏蔽来自靠近其他物质、静电等或电波干扰等的外部干扰。

【技术实现步骤摘要】

【技术保护点】
一种半导体器件，包括：形成了多个通孔的上衬底；下衬底；以及多个半导体衬底，被夹置在所述上衬底和所述下衬底之间来形成固定电极和可变电极，同时分别在所述通孔中形成用于提取期望电位的电位提取部；其中，多个所述半导体 衬底中的一个半导体衬底形成为外周框状，以包围在所述上衬底和所述下衬底之间被夹置的区域的周边，多个所述半导体衬底中的其他半导体衬底配置成被形成为外周框状的所述一个半导体衬底的内周所包围，所述一个半导体衬底的所述电位提取部形成在 角部，并且包含该电位提取部的该一个半导体衬底的所述角部的面积小于等于所述其他半导体衬底的所述电位提取部的面积。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大谷浩，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]