一种3D NAND存储单元模组、存储器以及制作方法技术

提供一种3D NAND存储单元模组。该存储单元模组包括：堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；沟道层，所述沟道层沿着垂直于所述堆叠结构的方向延伸贯穿所述绝缘材料层和所述导电材料层；以及半导体插塞，所述半导体插塞位于所述沟道层的端部，所述半导体插塞包括与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率。

A 3D NAND Memory Cell Module, Memory and Fabrication Method

【技术实现步骤摘要】
一种3DNAND存储单元模组、存储器以及制作方法
本专利技术涉及半导体技术，尤其涉及3DNAND存储单元模组、存储器以及制作方法。
技术介绍
通常在集成电路中广泛应用存储器来存储数据。存储器通常包括易失性存储器和非易失性存储器，其中非易失性存储器是指即使在未对设备进行供电时数据也会被保留在其中的存储器。常用的闪速存储器(Flashmemory)就是非易失性存储器。传统的2D(二维)NAND(NotAND，与非)闪速存储器使用基于二维平面来实现的NAND技术，其将存储单元水平地布置在物理空间中。随着对存储容量的需求的增长，2DNAND闪速存储器的存储容量受到芯片物理边界的限制，于是3D(三维)NAND技术应运而生。3DNAND技术在三维物理空间中对存储单元进行堆叠，通过垂直堆叠的方式来有效地扩展存储容量。为了不断地增大3DNAND闪速存储器的存储容量，需要不断增加3DNAND闪速存储器中的存储单元的层数(tier或者layer)。但是，在同样的应用场景下，随着存储单元的层数越多，在存储单元串中的电子的移动性会相应地降低，导致串电流(stringcurrent)变小，从而影响闪速存储器的读写速度和擦除速度。在现有技术中，通过采用颗粒更大的硅材料，能够在一定程度上提高3DNAND闪速存储器中的电子迁移率(electronmobility)。但是，这样的方式依然会受到材料本身特性的限制，无法进一步地提高具有更多层数的3DNAND闪速存储器中的电子迁移率。因此，现有技术中需要能够在层数不断增加的3DNAND闪速存储器中相应地提高电子迁移率的方法。
技术实现思路
本专利技术期望提供一种3DNAND存储单元模组、存储器以及制作方法，能够通过在半导体插塞中形成与沟道层相接触的导电加强结构，来提高电子在沟道层与半导体插塞之间的迁移率。在3DNAND存储器的层数不断地增加的情况下，也能使得在其中的串电流的电子迁移率能够达到适当的水平，尽量减小3DNAND存储器的层数增加对读写速度和擦除速度的影响。根据一个实施例，提供一种3DNAND存储单元模组，其包括：堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；沟道层，所述沟道层沿着垂直于所述堆叠结构的方向延伸贯穿所述绝缘材料层和所述导电材料层；以及半导体插塞，所述半导体插塞位于所述沟道层的端部，所述半导体插塞包括与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率。根据另一个实施例，提供一种3DNAND存储器，包括在垂直于堆叠结构且平行于沟道层的方向上叠加的一个或多个如上文所述的3DNAND存储单元模组。根据又一个实施例，提供一种制作3DNAND存储单元模组的方法，其包括形成堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；在垂直于所述堆叠结构的方向上延伸贯穿所述绝缘材料层和所述导电材料层来形成沟道层；在所述沟道层的端部形成半导体插塞；以及在所述半导体插塞中形成与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率。附图说明通过以下结合附图的详细描述，将容易地理解实施例。为了便于描述，相同的附图标记表示相同的结构元素。在附图中通过举例的方式而不是以限制的方式示出实施例。在附图中，实施例仅通过示例的方式而不是限制的方式进行说明，在附图中相似的附图标记指代相似的元件。图1A-图1D示出了示例性的3DNAND存储单元模组(deck)的截面视图。图2A-2B示出了根据本专利技术的实施例来实现的示例性3DNAND存储单元模组200的截面视图。图3示出了简化的示例性3DNAND存储器300的截面示意图。图4示出了示例性的制作3DNAND存储单元模组的方法。参照上述附图来描述本专利技术各个实施例的各个方面和特征。上述附图仅仅是示意性的，而非限制性的。在不脱离本专利技术的主旨的情况下，在上述附图中各个单元的分布、标号、或者外观可以发生变化，而不被限制到仅仅说明书附图所示出的那样。具体实施方式在下文的说明中，阐述了若干具体的细节。然而，如本文所描述的实施例是可以在没有某些具体细节的情况下实现的。在具体的实施例中，为了避免对说明书的理解不清楚，没有详细示出公知的结构和技术。图1A-图1D示出了示例性的3DNAND存储单元模组(deck)的截面视图。参见图1A，在衬底101上形成堆叠结构110，堆叠结构110包括交错布置的绝缘材料层102与导电材料层103。导电材料层103用于作为字线(wordline)。虽然在图中仅示出五条字线，但是在实际使用中，字线的数量可以更多或者更少。在实施例中，堆叠结构110可以是OPOP(氧化物/多晶硅/氧化物/多晶硅)结构，或者ONON(氧化物/氮化物/氧化物/氮化物)结构，或者具有类似功能的其它结构。在实施例中，绝缘材料层102可以包括至少一种绝缘材料。示例性绝缘材料包括但不限于：氧化物材料、氮化物材料、无定形碳、或氧氮化物材料，或者具有类似性质的其它材料。示例性氧化物包括但不限于：二氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛、二氧化锆、二氧化铪、钽氧化物、氧化镁、氧化铝、或其组合，或者具有类似性质的其它材料。示例性氮化物包括但不限于：氮化硅，或者具有类似性质的其它材料。示例性氮氧化物包括但不限于：氮氧化硅，或者具有类似性质的其它材料。在实施例中，导电材料层103可以包括通过103-1、103-2和103-3所指示的部分。其中，通过103-2所指示的部分所采用的材料是绝缘材料，例如在本文中所述的绝缘材料中的各种绝缘材料；通过103-1和103-3所指示的部分所采用的材料是导电材料，例如在本文中所述的导电材料中的任何导电材料。在实施例中，示例性导电材料包括但不限于：金属、金属合金、含导电金属的材料、导电掺杂的半导体材料、或其组合，或者具有类似性质的其它材料。示例性金属包括但不限于：钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金和铝，或者具有类似性质的其它材料。示例性金属合金包括但不限于：钴基合金、铁基合金、镍基合金、铁基和钴基合金、钴基和镍基合金、钴-镍-铁基合金、铝基合金、铜基合金、镁基合金、钛基合金、钢、低碳钢、和不锈钢，或者具有类似性质的其它材料。示例性含导电金属的材料包括但不限于：导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物，或者具有类似性质的其它材料。示例性导电掺杂半导体材料包括但不限于：导电掺杂硅、导电掺杂锗、和导电掺杂的硅锗，或者具有类似性质的其它材料。参见图1B，通过对堆叠结构110进行蚀刻来形成沟道孔104。在实施例中，蚀刻方式例如可以包括钻孔、激光烧蚀或湿法蚀刻，或者其它具有类似功能的方式。参见图1C，在垂直于堆叠结构110的方向上延伸贯穿绝缘材料层和导电材料层来形成沟道孔104后，在沟道孔104内沉积氧化物层105和沟道层106。在实施例中，沟道层106可以包括一种或多种材料，包括但不限于：外延沉积的硅材料、元素硅基材料、多晶硅材料、非晶半导体材料、化合物半导体材料、或其组合，或者具有类似性质的其它材料。在实施例中，沟道层106所采用的材料可以是本文中所述的导电材料中的任何导电材料。氧化物层105和沟道层106可以是使用任何当前可本文档来自技高网...

【技术保护点】
1.一种3D NAND存储单元模组，其特征在于，包括：堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；沟道层，所述沟道层沿着垂直于所述堆叠结构的方向延伸贯穿所述绝缘材料层和所述导电材料层；以及半导体插塞，所述半导体插塞位于所述沟道层的端部，所述半导体插塞包括与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率。

【技术特征摘要】
1.一种3DNAND存储单元模组，其特征在于，包括：堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；沟道层，所述沟道层沿着垂直于所述堆叠结构的方向延伸贯穿所述绝缘材料层和所述导电材料层；以及半导体插塞，所述半导体插塞位于所述沟道层的端部，所述半导体插塞包括与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率。2.根据权利要求1所述的3DNAND存储单元模组，其中，所述导电加强结构所使用的材料的原子大小小于所述沟道层所使用的材料的原子大小。3.根据权利要求1或2所述的3DNAND存储单元模组，其中，所述导电加强结构在垂直于所述堆叠结构且平行于所述沟道层的方向上的高度小于所述半导体插塞在所述方向上的高度。4.根据权利要求3所述的3DNAND存储单元模组，其中，所述导电加强结构是通过离子植入的方式在所述半导体插塞中形成的。5.根据权利要求2所述的3DNAND存储单元模组，其中，所述导电加强结构所使用的材料是碳。6.根据权利要求1或2所述的3DNAND存储单元模组，其中，所述沟道层是N类型沟道。7.根据权利要求1或2所述的3DNAND存储单元模组，其中，所述沟道层是中空且带有掺杂的沟道。8.一种3DNAND存储器，其特征在于，包括在垂直于...

【专利技术属性】
技术研发人员：焦圣杰，
申请(专利权)人：英特尔半导体大连有限公司，英特尔公司，
类型：发明
国别省市：辽宁,21