存储装置制造方法及图纸

实施方式提供一种能够防止单元电流降低的存储装置。实施方式的存储装置具备导电层、多个第1电极层、第1半导体层、第1绝缘膜、第2电极层、及半导体基底。多个第1电极层积层在导电层的上方。第1半导体层沿着从导电层朝向多个第1电极层的第1方向贯通多个第1电极。第1绝缘膜以包围第1半导体层的方式，设置在多个第1电极层与第1半导体层之间，且包含沿着从第1半导体层朝向多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜。第2电极层设置在多个第1电极层中最靠近导电层的第1电极层与导电层之间。半导体基底在导电层与第1半导体层之间连接在第1半导体层，且沿第1方向贯通第2电极层。与第1半导体层相接的半导体基底的表面和第2膜之间的第1方向上的间隔大于第2方向上的第3膜的膜厚。第1半导体层由第1绝缘膜包围的部分中的外周的第2方向上的最小宽度与第1半导体层贯通最靠近的第1电极的部分的外周的所述第2方向的第1宽度大致相同。第1半导体层位于半导体基底与第1绝缘膜之间的水平面的外周的第2方向上的第2宽度与第1宽度大致相同，或者大于第1宽度，且小于将第1半导体层贯通最靠近的第1电极的部分覆盖的第1绝缘膜的第2方向上的外周的第3宽度。

Storage device

【技术实现步骤摘要】
存储装置相关申请本申请享有以日本专利申请2018-45703号(申请日：2018年3月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种存储装置。
技术介绍
正在推进开发包含三维配置而成的存储单元的存储装置。例如，NAND(NOTAND，与非)型非易失性存储装置包含多个电极层、及贯通这些电极层的柱状半导体层，且在半导体层与各电极层之间设置着存储单元。在此种构造的存储装置中，能够通过增加电极层数量来增大存储容量。然而，当电极层增加时，存在导致流经贯通这些电极层的半导体层的单元电流降低的情况。
技术实现思路
实施方式提供一种能够防止单元电流降低的存储装置。实施方式的存储装置具备导电层、多个第1电极层、第1半导体层、第1绝缘膜、第2电极层、及半导体基底。多个第1电极层是积层在导电层的上方。第1半导体层沿着从导电层朝向多个第1电极层的第1方向贯通多个第1电极。第1绝缘膜以包围第1半导体层的方式设置在多个第1电极层与第1半导体层之间，且包含沿着从第1半导体层朝向多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜。第2电极层是设置在多个第1电极层中最靠近导电层的第1电极层与导电层之间。半导体基底在导电层与第1半导体层之间连接在第1半导体层，并沿第1方向贯通第2电极层。与第1半导体层相接的半导体基底的表面和第2膜之间的第1方向上的间隔大于第2方向上的第3膜的膜厚。第1半导体层的被第1绝缘膜包围的部分的外周在第2方向上的最小宽度与第1半导体层的将最靠近的第1电极贯通的部分的外周的所述第2方向的第1宽度大致相同。第1半导体层位于半导体基底与第1绝缘膜之间的水平面的外周的第2方向上的第2宽度与第1宽度大致相同或者大于第1宽度，且小于将第1半导体层的贯通最靠近的第1电极的部分覆盖的第1绝缘膜的第2方向上的外周的第3宽度。附图说明图1是示意性地表示第1实施方式的存储装置的立体图。图2(a)及(b)是表示第1实施方式的存储装置的示意剖视图。图3是示意性地表示第1实施方式的存储装置的局部剖视图。图4(a)～(c)、图5(a)～(c)、图6(a)及(b)、图7(a)及(b)、图8(a)及(b)、图9(a)及(b)、图10(a)及(b)、图11(a)及(b)、图12(a)及(b)、图13(a)及(b)、图14(a)及(b)是表示第1实施方式的存储装置的制造过程的示意剖视图。图15是表示第1实施方式的变化例的存储装置的示意剖视图。图16是表示第1实施方式的变化例的存储装置的示意剖视图。图17是表示第1实施方式的变化例的存储装置的示意剖视图。图18(a)及(b)、图19(a)及(b)、图20(a)及(b)、图21(a)及(b)、图22(a)及(b)、图23(a)及(b)、图24(a)及(b)、图25(a)及(b)、图26(a)及(b)是表示第2实施方式的存储装置的制造过程的示意剖视图。图27是表示第3实施方式的存储装置的示意剖视图。图28(a)及(b)、图29(a)及(b)、图30(a)及(b)、图31(a)及(b)、图32(a)及(b)是表示第3实施方式的存储装置的制造过程的示意剖视图。具体实施方式以下，一面参照附图，一面对实施方式进行说明。对附图中的相同部分标注相同编号，适当省略其详细说明，而对不同部分进行说明。此外，附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等不限于与实物相同。另外，即便在表示相同部分的情况下，也存在因附图而相互的尺寸或比率不同地表示的情况。进而，使用各图中所示的X轴、Y轴及Z轴，对各部分的配置及构成进行说明。X轴、Y轴、Z轴是相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方，将其相反方向作为下方进行说明的情况。[第1实施方式]图1是示意性地表示第1实施方式的存储装置1的立体图。存储装置1例如是NAND型闪速存储器装置，包含三维配置而成的存储单元。此外，在图1中，省略了将相邻的构成要素间电绝缘的绝缘膜。如图1所示，存储装置1包含导电层(以下称为源极层SL)、选择栅极SGS、字线WL1、字线WL2、及选择栅极SGD。选择栅极SGS、字线WL1、WL2及选择栅极SGD是积层在源极层SL之上。源极层SL、选择栅极SGS、字线WL1、WL2及选择栅极SGD通过未图示的层间绝缘膜相互电绝缘。另外，字线WL1及WL2的积层数并不限定于图1所示的例子。存储装置1包含存储单元区域MCR及引出区域HUR。在存储单元区域MCR设置着多个柱状体PB。柱状体PB分别包含柱状部PB1、PB2及连接部JP。进而，在柱状体PB与源极层SL之间设置着半导体基底SB。柱状部PB1贯通字线WL1沿Z方向延伸。柱状部PB2贯通字线WL2及选择栅极SGD沿Z方向延伸。连接部JP将柱状部PB1与柱状部PB2连接。柱状部PB1连接在半导体基底SB。半导体基底SB贯通选择栅极SGS沿Z方向延伸。柱状体PB经由半导体基底SB连接在源极层SL。另外，柱状体PB经由连接插塞VB连接在位线BL。引出区域HUR包含选择栅极SGS、字线WL1、WL2及选择栅极SGD各自的端部。如图1所示，字线WL2及选择栅极SGD的端部设置成阶梯状，且在各自的端部连接着接触插塞CC。接触插塞CC经由连接插塞VC将字线WL2与栅极布线GL之间、及选择栅极SGD与栅极布线GL之间电连接。进而，选择栅极SGS、字线WL1各自的端部也在未图示的部分设置成阶梯状，并经由接触插塞CC、连接插塞VC电连接在栅极布线GL。引出区域HUR还包含柱状支撑体SP。柱状支撑体SP设置在接触插塞CC的附近，将字线WL1、WL2及选择栅极SGD中的至少1个贯通沿Z方向延伸。柱状支撑体SP包含贯通字线WL1的下部、贯通字线WL2及选择栅极SGD的上部、及将它们之间连接的连接部JP。图2(a)及(b)是表示第1实施方式的存储装置1的示意剖视图。图2(a)是柱状体PB的示意剖视图，图2(b)是柱状支撑体SP的示意剖视图。如图2(a)所示，存储装置1包含层间绝缘膜13、15、23、25及30。层间绝缘膜13设置在源极层SL与选择栅极SGS之间。层间绝缘膜15设置在Z方向上相邻的字线WL1之间、选择栅极SGS与字线WL1之间。层间绝缘膜23设置在字线WL1与字线WL2之间，连接部JP位于层间绝缘膜23中。层间绝缘膜25设置在Z方向上相邻的字线WL2之间。进而，层间绝缘膜25设置在字线WL2与层间绝缘膜30之间。层间绝缘膜30覆盖柱状体PB的上端。柱状体PB包含存储器膜MF、半导体层SF及绝缘性磁芯CA。绝缘性磁芯在柱状体PB的内部沿Z方向延伸。半导体层SF包围绝缘性磁芯CA，沿Z方向延伸。存储器膜MF位于半导体层SF与字线WL之间，沿着半导体层SF沿Z方向延伸。另外，存储器膜MF位于半导体层SF与选择栅极SGD之间。以下，将字线WL1与字线WL2统称地进行说明时表述为字线WL。半导体层SF在其下端连接在半导体基底SB。半导体基底SB在其下端连接在源极层SL，将半导体层SF与源极层SL电连接。在半导体基底SB与选择栅极SGS之间设置着绝缘膜31。另外，在半导体基底SB与存储器膜MF之间设置着绝缘膜33。半本文档来自技高网...

【技术保护点】
1.一种存储装置，具备：导电层；多个第1电极层，积层在所述导电层的上方；第1半导体层，沿着从所述导电层朝向所述多个第1电极层的第1方向贯通所述多个第1电极；第1绝缘膜，以包围所述第1半导体层的方式设置在所述多个第1电极层与所述第1半导体层之间，且包含沿着从所述第1半导体层朝向所述多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜；第2电极层，设置在所述多个第1电极层中最靠近所述导电层的第1电极层与所述导电层之间；及半导体基底，以连接在所述第1半导体层，沿所述第1方向贯通所述第2电极层的方式设置在所述导电层与所述第1半导体层之间；与所述第1半导体层相接的所述半导体基底的表面和所述第2膜之间的所述第1方向上的间隔大于所述第2方向上的所述第3膜的膜厚，所述第1半导体层由所述第1绝缘膜包围的部分的外周的所述第2方向上的最小宽度与所述第1半导体层贯通所述最靠近的第1电极的部分的外周的所述第2方向的第1宽度大致相同，所述第1半导体层位于所述半导体基底与所述第1绝缘膜之间的水平面的外周的所述第2方向上的第2宽度与所述第1宽度大致相同，或者大于所述第1宽度，且小于将所述第1半导体层贯通所述最靠近的第1电极的部分覆盖的所述第1绝缘膜的所述第2方向上的外周的第3宽度。...

【技术特征摘要】
2018.03.13 JP 2018-0457031.一种存储装置，具备：导电层；多个第1电极层，积层在所述导电层的上方；第1半导体层，沿着从所述导电层朝向所述多个第1电极层的第1方向贯通所述多个第1电极；第1绝缘膜，以包围所述第1半导体层的方式设置在所述多个第1电极层与所述第1半导体层之间，且包含沿着从所述第1半导体层朝向所述多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜；第2电极层，设置在所述多个第1电极层中最靠近所述导电层的第1电极层与所述导电层之间；及半导体基底，以连接在所述第1半导体层，沿所述第1方向贯通所述第2电极层的方式设置在所述导电层与所述第1半导体层之间；与所述第1半导体层相接的所述半导体基底的表面和所述第2膜之间的所述第1方向上的间隔大于所述第2方向上的所述第3膜的膜厚，所述第1半导体层由所述第1绝缘膜包围的部分的外周的所述第2方向上的最小宽度与所述第1半导体层贯通所述最靠近的第1电极的部分的外周的所述第2方向的第1宽度大致相同，所述第1半导体层位于所述半导体基底与所述第1绝缘膜之间的水平面的外周的所述第2方向上的第2宽度与所述第1宽度大致相同，或者大于所述第1宽度，且小于将所述第1半导体层贯通所述最靠近的第1电极的部分覆盖的所述第1绝缘膜的所述第2方向上的外周的第3宽度。2.根据权利要求1所述的存储装置，其中所述第1半导体层在所述导电层中贯通所述最靠近的第1电极的部分具有所述第2方向上的第1层厚，在位于所述半导体基底与所述第1绝缘膜之间的水平面的部分具有所述第2方向上的第2层厚，且所述第1层厚大于所述第2层厚。3.根据权利要求1所述的存储装置，其还具备位于所述第1半导体层的内部并沿所述第1方向延伸的柱状绝缘体，且所述柱状绝缘体于在所述导电层贯通所述最靠近的第1电极的部分具有所述第2方向上的第4宽度，在位于所述半导体基底与所述第1绝缘膜之间的水平面的部分具有大于所述第4宽度的所述第2方向上的第5宽度。4.根据权利要求1所述的存储装置，其中所述半导体基底在与所述第1半导体层连接的上表面具有凹槽部，且所述半导体层与所述半导体基底的接触面积大于所述凹槽部的面积。5.根据权利要求1所述的存储装置，其还具备第2绝缘膜，所述第2绝缘膜设置在所述第1绝缘膜与所述半导体基底之间，且与所述半导体基底相接。6.根据权利要求5所述的存储装置，其中所述第2绝缘膜具有小于所述第1绝缘膜的所述第2方向的膜厚的所述第2方向的膜厚。7.根据权利要求5所述的存储装置，其中所述半导体基底包含设置在所述导电层上的硅，且所述第2绝缘膜为氧化硅膜。8.根据权利要求1所述的存储装置，其还具备积层在所述多个第1电极层的上方的多个第2电极层，且所述第1半导体层包含将所述多个第1电极层沿所述第1方向贯通的第1部分、将所述多个第2电极层沿所述第1方向贯通的第2部分、及将所述第1部分与所述第2部分连接的连接部。9.根据权利要求8所述的存储装置，其中所述第1半导体层具有所述连接部的外周上的所述第2方向的第6宽度，且所述第6宽度大于所述第1宽度及所述第2宽度。10.根据权利要求8所...

【专利技术属性】
技术研发人员：小宫怜子，泉达雄，山中贵哉，长友健，高木华梨，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP