三维半导体器件及其形成方法技术

提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。

3-D Semiconductor Devices and Their Formation Method

【技术实现步骤摘要】
三维半导体器件及其形成方法相关申请的交叉引用2018年1月10日在韩国知识产权局提交的主题为“Three-DimensionalSemiconductorDevice”(三维半导体器件)的韩国专利申请No.10-2018-0003256、2018年9月5日在美国专利商标局提交的美国专利申请No.16/121,911和2018年12月18日在韩国知识产权局提交的韩国专利申请No.10-2018-0164356通过引用被全部结合于此。
本公开涉及半导体器件，更具体地，涉及包括穿过栅极堆叠结构的贯穿区域的三维半导体器件。
技术介绍
已经开发了具有在垂直于半导体基板的表面的方向上堆叠的栅电极的半导体器件。为了在半导体器件中实现高度集成，已经增加了所堆叠的栅电极的数量。然而，随着所堆叠的栅电极的数量逐渐增加，将这样的栅电极电连接到外围电路的难度水平也随之增大，从而导致缺陷。
技术实现思路
根据实施例的一个方面，一种三维半导体器件可以包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。根据实施例的一个方面，一种三维半导体器件可以包括：下基板；下部结构，所述下部结构设置在所述下基板上并且包括外围电路；设置在所述下部结构上的上基板；间隙填充层，所述间隙填充层设置在位于所述上基板内的基板孔内；栅极堆叠结构，所述栅极堆叠结构设置在所述上基板上并包括栅电极；以及穿过所述栅极堆叠结构的贯穿区域，其中，所述贯穿区域的侧面包括台阶部分。根据实施例的一个方面，一种三维半导体器件可以包括：存储单元阵列区域；延伸区域，设置在所述存储单元阵列区域的两侧；主隔离结构，所述主隔离结构横跨所述存储单元阵列区域和所述延伸区域；栅极堆叠结构，所述栅极堆叠结构设置在所述存储单元阵列区域内并且延伸到所述延伸区域中；垂直沟道结构，所述垂直沟道结构设置在所述主隔离结构之间，并在所述存储单元阵列区域内穿过所述栅极堆叠结构；以及至少一个贯穿区域，所述至少一个贯穿区域设置在所述存储单元阵列区域或所述延伸区域内并且穿过所述栅极堆叠结构，所述至少一个贯穿区域的侧面包括至少一个台阶部分。附图说明通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：图1示出了根据示例实施例的半导体器件的示意性框图；图2示出了根据示例实施例的半导体器件的存储单元阵列区域的示例的示意性电路图；图3A示出了根据示例实施例的三维半导体器件的示例的示意性俯视图；图3B示出了图3A的三维半导体器件的示例的示意性透视图；图4和图5示出了图3A的三维半导体器件的示例的示意性横截面视图；图6A示出了图3A的三维半导体器件的修改示例的示意性俯视图；图6B示出了图3B的三维半导体器件的修改示例的示意性透视图；图7A示出了根据示例实施例的三维半导体器件的一部分的示意性横截面视图；图7B示出了根据示例实施例的三维半导体器件的一部分的修改示例的示意性横截面视图；图8A和8B示出了图4的区域A1和A2的局部放大图；图9示出了根据示例实施例的半导体器件的修改示例的示意性俯视图；图10A示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；图10B示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；图10C示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；图11A示出了根据示例实施例的三维半导体器件的修改示例的示意性透视图；图11B示出了根据示例实施例的三维半导体器件的修改示例的示意性横截面视图；图12示出了根据示例实施例的三维半导体器件的修改示例的横截面视图；图13A和图13B示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；图14示出了根据示例实施例的三维半导体器件的修改示例的俯视图；图15示出了根据示例实施例的三维半导体器件的修改示例的俯视图；图16示出了根据示例实施例的三维半导体器件的修改示例的俯视图；图17示出了根据示例实施例的三维半导体器件的修改示例的俯视图；图18A和18B示出了根据示例实施例的形成三维半导体器件的方法的工艺流程图；图19、图20、图21、图22、图23和图24示出了根据示例实施例的形成三维半导体器件的方法的示意性透视图；以及图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A和图31B示出了根据示例实施例的形成三维半导体器件的方法的示意性横截面视图。具体实施方式将参考图1描述根据示例实施例的三维半导体器件的示例。图1是根据示例实施例的半导体器件的示意性框图。参考图1，根据示例实施例的半导体器件10可以包括存储单元阵列区域20和控制逻辑区域30。存储单元阵列区域20可以包括多个存储块BLK，并且每个存储块BLK可以包括多个存储单元。控制逻辑区域30可以包括行译码器32、页缓冲器34和控制电路36。每个存储块BLK的存储单元可以经由串选择线SSL、多条字线WL和接地选择线GSL连接到行译码器32，并且可以经由多条位线BL连接到页缓冲器34。在示例实施例中，布置在同一行上的多个存储单元可以连接到公共字线WL，并且布置在同一列中的多个存储单元可以连接到相同的公共位线BL。行译码器32可以将输入地址进行译码以产生并传输用于字线WL的驱动信号。响应于控制电路36的控制，行译码器32可以将由控制电路36的电压产生电路产生的字线电压提供给字线WL中的选定字线WL和未选定字线WL。页缓冲器34可以经由位线BL连接到存储单元阵列区域20，以读取存储在存储单元中的信息。页缓冲器34可以临时存储要存储在存储单元中的数据，或者可以根据操作模式感测存储在存储单元中的数据。页缓冲器34可以包括列译码器和读出放大器。列译码器可以选择性地激活存储单元阵列区域20的位线BL，读出放大器可以在读取操作期间感测由列译码器选择的位线BL的电压，以读取存储在所选择的存储单元中的数据。控制电路36可以控制行译码器32和页缓冲器34的操作。控制电路36可以接收外部控制信号和外部电压，并且可以响应于接收到的控制信号而操作。控制电路36可以包括电压产生电路，其可以使用外部电压产生内部操作所需的电压(例如编程电压、读取电压、擦除电压等)。控制电路36可以响应于控制信号控制读取、写入和/或擦除操作。此外，控制电路36可以包括输入/输出(I/O)电路。该I/O电路可以在编程操作中接收数据DATA并将DATA发送到页缓冲器34，并且可以在读取操作中向外输出从页缓冲器34接收的DATA。将参考图2描述包括在根据上面参考图1描述的示例实施例的三维半导体器件10(图1)中的存储单元阵列区域20(图1)的每个存储块BLK的电路的示例。图2是存储单元阵列区域20的存储块BLK中的电路图的示例。参考图2，存储单元阵列区域20(图1)的每个存储器块BLK可以本文档来自技高网...

【技术保护点】
1.一种三维半导体器件，所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。

【技术特征摘要】
2018.01.10 KR 10-2018-0003256;2018.12.18 KR 10-2011.一种三维半导体器件，所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。2.根据权利要求1所述的三维半导体器件，所述三维半导体器件还包括：位于所述上基板下方的下基板；位于所述下基板和所述上基板之间的下部结构，所述下部结构包括外围电路；以及位于穿过所述上基板的基板孔内的间隙填充层，所述至少一个贯穿区域与所述间隙填充层交叠。3.根据权利要求1所述的三维半导体器件，其中，所述至少一个贯穿区域的侧面包括台阶部分。4.根据权利要求3所述的三维半导体器件，其中，相比于所述栅极堆叠结构的上表面，所述台阶部分更靠近所述栅极堆叠结构的下表面。5.根据权利要求1所述的三维半导体器件，其中，所述至少一个贯穿区域的侧面具有阶梯形状，并且所述至少一个贯穿区域的宽度根据所述侧面的所述阶梯形状朝向所述至少一个贯穿区域的上部分段地变宽。6.根据权利要求1所述的三维半导体器件，其中：所述延伸区域包括第一台阶区域、第二台阶区域以及位于所述第一台阶区域与所述第二台阶区域之间的缓冲区域，所述至少一个贯穿区域包括穿过所述缓冲区域的所述栅极堆叠结构的第一焊盘贯穿区域。7.根据权利要求6所述的三维半导体器件，其中：在所述第一台阶区域内，所述栅极堆叠结构的至少一部分所述栅电极具有在从所述存储单元阵列区域到所述延伸区域的第一方向上降低的高度，并且布置成在垂直于所述第一方向且平行于所述上基板的所述表面的第二方向上具有相同的高度，在所述第二台阶区域内，所述栅极堆叠结构的至少一部分所述栅电极具有在所述第一方向上降低的高度，并且布置成在所述第二方向上具有不同的高度。8.根据权利要求7所述的三维半导体器件，其中：所述栅电极的在所述第一台阶区域内的部分对应于上选择栅电极，所述上选择栅电极包括第一焊盘区域，所述栅电极的在所述第二台阶区域内的部分对应于字线，所述字线包括第二焊盘区域，所述第一焊盘贯穿区域在所述第一焊盘区域和所述第二焊盘区域之间。9.根据权利要求8所述的三维半导体器件，所述三维半导体器件还包括所述第二焊盘区域中的所述字线之间的第二焊盘贯穿区域。10.根据权利要求1所述的三维半导体器件，所述三维半导体器件还包括：主隔离结构，所述主隔离结构横跨所述存储单元阵列区域和所述延伸区域，并限定各个存储块；垂直沟道结构，所述垂直沟道结构位于所述主隔离结构之间，位于所述存储单元阵列区域内，并且穿过所述栅极堆叠结构；位线，所述位线在与所述主隔离结构相交的方向上延伸；以及位线接触插塞，所述位线接触插塞位于所述位线和所述垂直沟道结构之间，并将所述位线电连接到所述垂直沟道结构。11.根据权利要求10所述的三维半导体器件，其中，所述至少一个贯穿区域还包括在所述存储单元阵列区域内的所述主隔离结构中的彼此相邻的一对主隔离结构之间的存储贯穿区域。12.一种三维半导体器件，所述三维半导体器件包括：下基板；位于所述下基板上的下部结构，所述下部结构包括外围电路；位于所述下部结构上的上基板；间隙填充层，所述间隙填充层在位于所述上基板内的基板孔内；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极；以及穿过所述栅极堆叠结构的贯穿区域，所述贯穿区域的侧面具有台阶部分。13.根据权利要求12所述的三维半导体器件，其中，所述贯穿区域包括下部区域和位于所述下部区域上的上部区域，所述上部区域的宽度比所述下部区域的宽度宽。14.根据权利要求12所述的三维半导体器件，所述三维半导体器件还包括：垂直沟道...

【专利技术属性】
技术研发人员：安钟善，千志成，权永振，白石千，李雄燮，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR