半导体存储装置制造方法及图纸

实施方式的半导体存储装置具备基板、积层体、多个第1部件、以及至少一个第1绝缘部件。所述积层体具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸。所述第1部件设置在所述积层体内，且在所述第1方向及所述第2方向上延伸。所述第1绝缘部件设置在所述积层体内，且以在所述第2方向上将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。

Semiconductor Storage Device

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2018-1537号(申请日：2018年1月9日)作为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式一般涉及半导体存储装置。
技术介绍
三维构造的半导体存储装置具有将包含多个存储单元之存储单元阵列、及驱动电路集成化而成的构造。在存储单元阵列中，在基板上设置着将绝缘层及电极层交替积层而成的积层体，在积层体上形成存储洞。积层体的端部被加工成阶梯状，且将各电极层经由接点而引出至积层体之外。另外，驱动电路位于基板与积层体之间，且经由积层体内的接点而与外部电路等进行电连接。此种半导体存储装置中，具有电极层在一方向较长的构造，从而具有因积层体的积层数的增加、或电极层的间距的缩小而电极层的电阻值变高的问题。
技术实现思路
本专利技术的实施方式提供一种电气特性提高的半导体存储装置。实施方式的半导体存储装置具备基板、积层体、多个第1部件、以及至少一个第1绝缘部件。所述积层体具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸。所述第1部件设置在所述积层体内，且在所述第1方向及所述第2方向上延伸。所述第1绝缘部件设置在所述积层体内，以在所述第2方向将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。附图说明图1是表示第1实施方式的半导体存储装置的俯视图。图2是图1的A1-A2线的剖视图。图3是表示图2的区域B的放大剖视图。图4是表示图2的区域C的放大俯视图。图5是表示图2的区域C的放大剖视图。图6是表示第1实施方式的变化例的半导体存储装置的一部分的放大俯视图。图7是表示第1实施方式的变化例的半导体存储装置的一部分的放大俯视图。图8是表示第1实施方式的半导体存储装置的一部分的放大俯视图。图9是表示第1实施方式的半导体存储装置的一部分的放大剖视图。图10是表示第1实施方式的半导体存储装置的俯视图。图11是表示第2实施方式的半导体存储装置的一部分的放大俯视图。图12是表示第2实施方式的半导体存储装置的一部分的放大剖视图。图13是表示第3实施方式的半导体存储装置的一部分的放大俯视图。图14是表示第3实施方式的半导体存储装置的一部分的放大剖视图。图15是表示第4实施方式的半导体存储装置的剖视图。图16是表示第4实施方式的半导体存储装置的一部分的放大俯视图。图17是表示第4实施方式的半导体存储装置的一部分的放大剖视图。图18是表示第5实施方式的半导体存储装置的一部分的放大俯视图。图19是图18的D1-D2线的剖视图。图20是表示参考例的半导体存储装置的剖视图。图21是表示第6实施方式的半导体存储装置的一部分的放大俯视图。图22是图21的E1-E2线的剖视图。图23是表示第7实施方式的半导体存储装置的一部分的放大俯视图。具体实施方式以下，一面参考附图一面对本专利技术的各实施方式进行说明。此外，附图是示意性或概念性图，各部分的厚度与宽度的关系、部分间的大小的比率等并非必须与实物相同。另外，即使在表示相同部分的情况下，也存在着将相互的尺寸或比率根据附图而不同地表示的情况。此外，在本说明书与各图中，对于与所述附图中已作说明的要素相同的要素标注相同的符号并适当省略详细的说明。另外，在本说明书中，“交叉”相当于两个要素在交点相交，包含一要素相对于另一要素并未穿过的形状，例如从一方向观察时两个要素成T字形状。另外，本说明书中，“设置在”除直接相接而设置的情况之外，也包含中间插入有其他要素而设置的情况。(第1实施方式)图1是表示半导体存储装置1的俯视图。图2是图1的A1-A2线的剖视图。图3是表示图2的区域B的放大剖视图。如图1及图2所示，在半导体存储装置1中，设置着包含硅(Si)等的基板10。以下，在本说明书中，为方便说明，采用XYZ直角坐标系。将相对于基板10的上表面10a平行且相互正交的两方向设为“X方向”及“Y方向”，将相对于上表面10a垂直的方向设为“Z方向”。如图1所示，在半导体存储装置1中，设置着单元区域Rm、第1接点区域Rc、第2接点区域Rb、阶梯区域Rs、及分断区域Rd。在单元区域Rm，设置着包含多个存储单元的存储单元阵列。单元区域Rm设置多个，例如，将6个单元区域Rm沿着X方向配置。在第1接点区域Rc，例如设置着在Z方向上延伸的接点。接点例如是贯通孔(参考图2)。第1接点区域Rc设置多个，例如，将8个第1接点区域Rc沿着X方向配置。例如，在第1接点区域Rc设置着一个或多个贯通孔。此外，设置在第1接点区域Rc的各者的贯通孔的数量为任意。另外，第1接点区域Rc的数量为任意。在第2接点区域Rb，例如设置着对多个位线(未图示)供给电力的接点。多个位线在Y方向上延伸，且与位于单元区域Rm的多个存储单元电连接。第2接点区域Rb设置多个，例如，将4个第2接点区域Rb以在X方向上延伸的方式而配置。例如，在第2接点区域Rb，设置着一个或多个接点。此外，设置在第2接点区域Rb的各者的接点的数量为任意。另外，第2接点区域Rb的数量为任意。在阶梯区域Rs，例如设置着在Z方向上延伸的多个接点。多个接点将位于阶梯区域Rs的周边的周边电路、与阶梯形状的多个电极层(参考图2)电连接。在图1所示的例中，由沿着X方向交替配置的单元区域Rm及第1接点区域Rc、以及位于X方向的一端的阶梯区域Rs而构成区域R1。另外，由沿着X方向交替配置的单元区域Rm及第1接点区域Rc、以及位于X方向的另一端的阶梯区域Rs而构成区域R2。在分断区域Rd，设置着多个在Y方向及Z方向上延伸的绝缘部件60。分断区域Rd设置在区域R1及区域R2间、且半导体存储装置1内的中央附近。由分断区域Rd将区域R1及区域R2分断。如图2所示，在半导体存储装置1，设置着层间绝缘层11、电路部12、配线层13A、积层体15、柱状部CL、贯通孔50、配线51、以及绝缘部件60。层间绝缘层11设置在基板10上。层间绝缘层11例如包含氧化硅。电路部12以由层间绝缘层11覆盖的方式设置在基板10上。电路部12是配置在存储单元之下的电路，例如具有对存储单元进行数据的写入、读取及删除的驱动电路的一部分、或读出放大器。例如，电路部12具有沿着X方向及Y方向配置多个的晶体管。晶体管例如是MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor，金属氧化物半导体场效应晶体管)。在此情况下，基板10的上部通过STI(ShallowTrenchIsolation，浅沟槽隔离)划分成多个主动区，在主动区也可设置晶体管。配线层13A设置在层间绝缘层11内。配线层13A例如包含添加有杂质的多晶硅。配线层13A例如作为源极线而发挥功能。此外，图2中在第1接点区域Rc未将配线层13A分断，但也能够将配线层13A分断。例如，在第1接点区域Rc将配线层13A分断的情况下，也可利用与接点不同的配线层进行电连接。积层体15设置在层间绝缘层11上。在积层体15上设置着多个绝缘层20及多个电极层21，绝缘层20及电极层21是逐层交替在Z方向积层。绝缘层20及电极层21的积层数本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：基板；积层体，具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸；多个第1部件，设置在所述积层体内，且在所述第1方向及所述第2方向上延伸；以及至少一个第1绝缘部件，设置在所述积层体内，以在所述第2方向上将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。

【技术特征摘要】
2018.01.09 JP 2018-0015371.一种半导体存储装置，具备：基板；积层体，具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸；多个第1部件，设置在所述积层体内，且在所述第1方向及所述第2方向上延伸；以及至少一个第1绝缘部件，设置在所述积层体内，以在所述第2方向上将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。2.根据权利要求1所述的半导体存储装置，其中所述多个第1部件的至少一个与所述第1绝缘部件交叉。3.根据权利要求1所述的半导体存储装置，其中从所述第1方向观察时，所述多个第1部件的至少一个与所述第1绝缘部件以T字形状或十字形状交叉。4.根据权利要求1所述的半导体存储装置，其中所述多个第1部件及所述第1绝缘部件包含氧化硅。5.根据权利要求1所述的半导体存储装置，还具备：多个柱状部，设置在所述积层体内，在所述第1方向上延伸，且分别具有半导体部；以及第2绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸；且在设置在所述多个柱状部所处的第1区域、与所述第1绝缘部件所处的第2区域之间、且所述第2绝缘部件的一部分所处的第3区域，所述积层体的形状为阶梯状。6.根据权利要求1所述的半导体存储装置，还具备：配线，设置在所述基板与所述积层体之间；多个柱状部，设置在所述积层体内，在所述第1方向上延伸，且分别具有半导体部；以及贯通孔，在设置在所述多个柱状部所处的第1区域、与所述第1绝缘部件所处的第2区域之间的第3区域，贯通所述积层体且连接于所述配线。7.根据权利要求6所述的半导体存储装置，其中在所述第2区域配置着多个第1绝缘部件，还具备多个第3绝缘部件，设置在所述积层体内，且在所述第1绝缘部件间以相互隔离的方式配置在所述第3方向上。8.根据权利要求6所述的半导体存储装置，其中在所述第2区域配置着多个第1绝缘部件，所述积层体的一部分位于所述第1绝缘部件间，所述积层体的所述第2方向的两端的形状为阶梯状。9.根据权利要求1所述的半导体存储装置，还具备：支撑部件，设置在所述基板与所述积层体之间，所述第1绝缘部件具有与所述多个第1部件的至少一个交叉的交叉部，所述交叉部位于所述支撑部件上。10.根据权利要求1所述的半导体存储装置，还具备：第2绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在...

【专利技术属性】
技术研发人员：小池豪，石原英恵，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP