具有穿衬底通孔和背垫金属的半导体晶片以及其制造方法技术

半导体晶片的实施例包括半导体衬底、多个穿衬底通孔(TSV)以及导电层。这些TSV在第一衬底表面与第二衬底表面之间延伸。这些TSV包括各具有在第一方向上对准的主轴线的第一子组的沟槽通孔，以及各具有在第二不同方向上对准的主轴线的第二子组的沟槽通孔。这些TSV在该衬底的对准区中形成对准图案。该导电层直接连接到该第二衬底表面且连接到这些TSV的第一端。将这些TSV用于对准，该导电层可被图案化以使得该导电层的一部分直接耦合到这些TSV，并且因此该导电层包括至少一个导电材料空隙(例如，与在该第一衬底表面处的无源组件对准)。

Semiconductor wafer with substrate through hole and backing metal and method of manufacturing the same

Embodiments of a semiconductor wafer include a semiconductor substrate, a plurality of through substrate vias (TSV), and a conductive layer. The TSV extends between the first substrate surface and the second substrate surface. The TSV includes trench holes having respective first sub groups aligned with a principal axis aligned in a first direction, and trench vias each having second sub groups aligned with the principal axis in a different direction. The TSV forms an alignment pattern in the alignment region of the substrate. The conductive layer is directly connected to the surface of the second substrate and is connected to the first end of the TSV. These TSV are used for alignment, the conductive layer may be patterned such that the conductive layer is directly coupled to a part of the TSV, and thus the conductive layer includes at least one conductive material (for example, with the gap in the passive components of the first substrate surface alignment).

【技术实现步骤摘要】

本文中所描述的标的物的实施例大体上涉及半导体制造，且更具体地说，涉及具有穿衬底通孔以及背垫金属的半导体晶片。
技术介绍
半导体晶片在包括于晶片中的半导体器件的制造期间将经受多个制造阶段。举例来说，可在晶片的正面上方执行多个掩蔽、图案化、蚀刻以及膜沉积过程以便制造半导体器件的多个层和特征。在半导体晶片处理中通常使用对准图案以确保多个层的各种特征的准确对准。通常，对准图案被配置以使得至少从晶片的一侧(例如，正面)，对准图案对于对准设备将为可见的。另外，当晶片对于由用于制造过程中的特定对准设备所使用的照明波长来说透明时，对准图案通过晶片从晶片的相反侧(例如，背面)正面也可为可见的，因此允许相反侧的对准。然而，当晶片对于对准设备来说并不透明时或当晶片背面被不透明材料覆盖时，使用正面对准图案的对准可为不可能的。因此，在此类情形中，在执行需要对准的背面处理时，不可使用正面对准图案。
技术实现思路
半导体晶片的实施例包括半导体衬底、多个TSV以及导电层。半导体衬底具有第一衬底表面以及第二衬底表面。多个TSV在第一衬底表面与第二衬底表面之间延伸。多个TSV包括各具有在第一方向上对准的主轴线的第一子组的一个或多个沟槽通孔，以及各具有在不同于第一方向的第二方向上对准的主轴线的第二子组的一个或多个沟槽通孔。多个TSV在衬底的对准区中形成对准图案。导电层直接连接到第二衬底表面以及多个TSV的第一端。半导体晶片的另一实施例包括半导体晶片、多个第一TSV、半导体器件、第二TSV以及图案化导电层。半导体衬底具有第一衬底表面以及第二衬底表面。多个第一TSV在第一衬底表面与第二衬底表面之间延伸。多个第一TSV包括各具有在第一方向上对准的主轴线的第一子组的一个或多个沟槽通孔，以及各具有在不同于第一方向的第二方向上对准的主轴线的第二子组的一个或多个沟槽通孔。多个第一TSV在衬底的对准区中形成对准图案。半导体器件形成在第一衬底表面处，且半导体器件包括多个端。第二TSV在第一衬底表面与第二衬底表面之间延伸，且第二TSV电耦合到半导体器件的多个端中的至少一个端。图案化导电层直接连接到第二衬底表面、连接到多个第一TSV的第一端，且连接到第二TSV的第一端。制造半导体晶片的方法的实施例包括穿过具有第一衬底表面以及第二衬底表面的半导体衬底形成多个TSV。多个TSV包括各具有在第一方向上对准的主轴线的第一子组的一个或多个沟槽通孔，以及各具有在不同于第一方向的第二方向上对准的主轴线的第二子组的一个或多个沟槽通孔，且多个TSV在衬底的对准区中形成对准图案。该方法另外包括直接在第二衬底表面上形成导电层，且该导电层直接连接到多个TSV的第一端。附图说明通过参考结合以下各图考虑的具体实施方式和权利要求书可以获得对标的物的更完整理解，其中相同附图标记贯穿各图指代类似元件。图1为根据实例实施例的描绘多个对准图案以及多个半导体器件的半导体晶片的俯视图或正面视图；图2为根据实例实施例的沿着图1的线2-2的对准图案的横截面侧视图；图3为根据实例实施例的沿着图1的线3-3的半导体器件的横截面侧视图；图4为根据实例实施例的描绘多个半导体器件上方的图案化背垫金属以及对准图案的图1的晶片的仰视图或背面视图；图5为根据实例实施例的制造具有多个半导体器件以及对准图案的半导体晶片的方法的一部分的流程图；图6为包括在执行晶片背磨操作之前耦合到托架的晶片的实施例的晶片组合件的侧视图；图7为在执行晶片背磨操作之后的图6的晶片组合件的侧视图；图8为根据实施例的在图案化背垫金属沉积过程的第一阶段处的图7的晶片组合件的侧视图；图9为根据实例实施例的与对准图案对准的掩模开口的仰视图或背面视图；图10为根据实施例的在图案化背垫金属沉积过程的第二阶段处的图8的晶片组合件的侧视图；图11为根据实施例的在图案化背垫金属沉积过程的第三阶段处的图10的晶片组合件的侧视图；图12为根据实施例的在图案化背垫金属沉积过程的第四阶段处的图11的晶片组合件的侧视图；图13为在执行托架拆卸操作之后的图12的晶片的侧视图；以及图14到16为根据若干另外实例实施例的替代对准图案的俯视图。具体实施方式本专利技术标的物的实施例包括具有一个或多个穿衬底通孔(TSV)对准标记以及背面金属的半导体晶片以及制造此半导体晶片的方法。基本上，每一对准标记包括多个沟槽类型的TSV，其中第一子组的TSV具有在第一方向上对准的主轴，且第二子组的TSV具有在不同于第一方向(例如，90度偏移)的第二方向上对准的主轴。相对薄的背面导电层(或晶种层)沉积在晶片背面以及TSV的暴露端上方。尽管存在晶种层，且甚至当背面导电层具有部分模糊对准标记的可见性的研磨标记(例如，与TSV子组中的一个子组的主轴成低角度或基本上平行于TSV子组中的一个子组的主轴的研磨标记)时，对准标记归因于第一和第二TSV子组的不同方向的主轴而可以是可在晶片背面处以光学方式检测的。因此，对准标记可用于另外背面处理(例如，晶种层上方的较厚图案化金属层的沉积)的对准。举例来说，另外背面处理可包括图案化晶种层以在晶片的背面上形成一个或多个导电材料区以及导电材料开口或“空隙”，且将厚金属沉积在晶种层的剩余导电材料区上方。根据另一实施例，导电材料空隙在晶片正面处可有意地与电路元件对准。举例来说，电路元件可包括无源元件(例如，电感器和/或电容器)，且底层导电材料空隙可允许改进电路元件的品质因数(Q)。图1为根据实例实施例的描绘多个对准图案120到123以及多个半导体器件150的半导体晶片110的俯视图或正面视图。举例来说，半导体晶片110可为硅晶片、绝缘体上硅(SOI)晶片、蓝宝石上硅(SOS)晶片、氮化镓(GaN)晶片、碳化硅上GaN晶片、硅上GaN晶片、砷化镓(GaAs)晶片或包括一种或多种半导体材料的几乎任何其它类型的半导体晶片。半导体晶片110可包括形成在半导体晶片110的第一表面112处和其下方的多个半导体器件150。半导体晶片110的第一表面112随后在本文中被称作晶片“正面”112。相反的第二表面114(图2、3)平行于正面112且通过半导体晶片110的厚度113分隔开。第二表面114随后在本文中被称作晶片“背面”114。还参考图2和3，图2和3为分别沿着图1的线2-2以及3-3的半导体晶片110的横截面侧视图，晶片110包括具有第一与第二相反表面212、214的半导体衬底210以及形成于半导体衬底210的表面212、214上和上方的多个导电以及绝缘层280、290(在本文中被称作“内建层”)。在各个横截面图中，为简单起见，仅描绘最低(即，最接近于衬底210)和最高(即，最接近于晶片表面112)内建层280、290，并且包括竖直椭圆“...”来指示另外介电和导电层可以包括于最低与最高内建层280、290之间。上覆于衬底210的第一表面212的最外内建层284的暴露表面对应于晶片正面112，且上覆于衬底210的第二表面214的最外层294的暴露表面对应于晶片背面114。尽管图2和3仅示出衬底210的表面214上的导电内建层290，但在替代实施例中，表面214上的内建层290可包括导电以及绝缘层两者(例如，允许这些层中的一个或多个层充当重分布层(RDL)或提供器件的各种组件之间的互本文档来自技高网...

【技术保护点】
一种半导体晶片，其特征在于，包括：半导体衬底，所述半导体衬底具有第一衬底表面和第二衬底表面；多个第一穿衬底通孔，所述第一穿衬底通孔在所述第一衬底表面与第二衬底表面之间延伸，其中所述多个第一穿衬底通孔包括各具有在第一方向上对准的主轴线的第一子组的一个或多个沟槽通孔，以及各具有在不同于所述第一方向的第二方向上对准的主轴线的第二子组的一个或多个沟槽通孔，且所述多个第一穿衬底通孔在所述衬底的对准区中形成对准图案；以及导电层，所述导电层直接连接到所述第二衬底表面且连接到所述多个第一导电穿衬底通孔的第一端。

【技术特征摘要】
2015.07.24 US 14/808,2101.一种半导体晶片，其特征在于，包括：半导体衬底，所述半导体衬底具有第一衬底表面和第二衬底表面；多个第一穿衬底通孔，所述第一穿衬底通孔在所述第一衬底表面与第二衬底表面之间延伸，其中所述多个第一穿衬底通孔包括各具有在第一方向上对准的主轴线的第一子组的一个或多个沟槽通孔，以及各具有在不同于所述第一方向的第二方向上对准的主轴线的第二子组的一个或多个沟槽通孔，且所述多个第一穿衬底通孔在所述衬底的对准区中形成对准图案；以及导电层，所述导电层直接连接到所述第二衬底表面且连接到所述多个第一导电穿衬底通孔的第一端。2.根据权利要求1所述的半导体晶片，其特征在于，进一步包括：第二穿衬底通孔，所述第二穿衬底通孔在所述衬底的器件区中在所述第一衬底表面与第二衬底表面之间延伸，且其中所述导电层被图案化以使得所述导电层的第一部分直接耦合到所述多个第一穿衬底通孔，且所述导电层的第二部分直接耦合到所述第二穿衬底通孔，且其中在所述导电层中在所述第二衬底表面处存在导电材料空隙。3.根据权利要求2所述的半导体晶片，其特征在于，所述导电层包括：晶种金属层，所述晶种金属层直接耦合到所述第二衬底表面；以及厚金属层，所述厚金属层耦合到所述晶种层。4.根据权利要求3所述的半导体晶片，其特征在于，所述厚金属层具有在10微米到50微米范围内的厚度。5.根据权利要求3所述的半导体晶片，其特征在于，所述晶种金属层增强所述多个第一穿衬底通孔的边缘的可见性。6.根据权利要求2所述的半导体晶片，其特征在于，进一步包括：晶体管，所述晶体管形成在所述第一衬底表面处，其中所述晶体管包括控制端、第一载流端以及第二载流端，且其中所述第二穿衬底通孔电耦合到所述晶体管的所述第一载流端。7.根据权利要求6所述的半导体晶片，其特征在于，进一步包括：电感器，所述电感器形成在所述第一衬底表面处，且电耦合到由所述控制端以及所述第二载流端中选出的端，其中所述电感器与所述导电材料空隙对准。8.根据权利要求1所述的半导体晶片，其特征在于，所述对准图案穿过所述导电层对于光学对准设备可见。9.根据权利要求1所述的半导体晶片，其特征在于，所述多个第一穿衬底通孔的所述第一端具有相对于所述第二衬底表面的相对位置，所述相对位置由从所述第二衬底表面稍微凹入的位置、稍微高于所述第二衬底表面的位置以及基本上与所述第二衬底表面共面的位置中选出。10.根据权利要求1所述的半导体晶片，其特征在于，所述第一方向正交于所述第二方向。11.根据权利要求1所述的半导体晶片，其特征在于，所述半导体衬底为具有在1000欧姆/厘米到100,000欧姆/厘米范围内的电阻的高电阻率衬底。12.一种半导体晶片，其特征在于，包括：半导体衬底，所述半导体衬底具有第一衬底表面和第二衬底表面；多个第一穿衬底通孔，所述第一穿衬底通孔在所述第一衬底表面与第二衬底表面之间延伸，其中所述多个第一穿衬底通孔包括各具有在第一方向上对准的主轴...

【专利技术属性】
技术研发人员：托马斯·E·伍德，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US