三维存储器制造技术

本实用新型专利技术提供一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。与现有技术相比，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

【技术实现步骤摘要】
三维存储器
本技术主要涉及半导体制造领域，尤其涉及一种三维存储器。
技术介绍
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。在例如3DNAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。在3DNAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(PunchThrough)，导致栅极金属层之间相互短接，降低产品良率。为了解决上述问题，往往需要进行多次光照和刻蚀，从而降低每次刻蚀时的深度差。
技术实现思路
本技术要解决的技术问题是一种三维存储器，可以克服字线连接区的刻蚀缺陷等问题，且不必进行多次光照和刻蚀。为解决上述技术问题，本技术提供了一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。在本技术的一实施例中，相邻台阶的所述导电层在所述堆叠结构的底面上的投影首尾相连。在本技术的一实施例中，所述导电层与栅极层的材质相同。在本技术的一实施例中，所述导电层与栅极层的材质都是钨或钴。在本技术的一实施例中，所述导电层的厚度为10-100nm。在本技术的一实施例中，在所述台阶的顶表面上形成导电层的方法为物理气相沉积、金属溅射或金属蒸镀。在本技术的一实施例中，所述阶梯结构还包括贯穿所述阶梯结构的虚拟沟道孔。在本技术的一实施例中，在导电层上连接接触部的方法包括：在阶梯结构上覆盖绝缘层，对所述阶梯结构上覆盖的所述绝缘层进行刻蚀，以在所述阶梯结构的各个台阶的顶表面形成露出所述栅极层的若干接触孔。在本技术的一实施例中，在阶梯结构上覆盖绝缘层还包括平坦化所述绝缘层。在本技术的一实施例中，所述阶梯结构的下方还包括外围电路器件。与现有技术相比，本技术具有以下优点：本技术提供了一种三维存储器，三维存储器的半导体器件中包括核心区和阶梯区，阶梯区具有阶梯结构，阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一栅极层的边缘构成台阶的顶表面，台阶的顶表面上形成有导电层，导电层上连接有接触部。可以看到，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。附图说明为让本技术的上述目的、特征和优点能更明显易懂，以下结合附图对本技术的具体实施方式作详细说明，其中：图1A-1F是一种三维存储器的制作方法的流程图。图2A-2B是一种三维存储器的结构示意图。图3是本技术一实施例的一种三维存储器的制作方法的流程图。图4A-4E是本技术一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。图5A-5D是本技术一实施例的一种平坦化绝缘层的示例性过程。图6是本技术一实施例的一种三维存储器的结构示意图。具体实施方式为让本技术的上述目的、特征和优点能更明显易懂，以下结合附图对本技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以采用其它不同于在此描述的其它方式来实施，因此本技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。如
技术介绍
所介绍，在例如3DNAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。在3DNAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(PunchThrough)，导致栅极金属层之间相互短接，降低产品良率。图1A-1F是一种三维存储器的制作方法的流程图。该制作方法主要是在各级阶梯上刻蚀形成接触孔。形成接触孔的过程包括如图1A所示的形成具有交替堆叠的伪栅极层101和介质层102的堆叠结构110，如图1B所示的在堆叠结构110的边缘形成阶梯结构，如图1C所示的在堆叠结构110上覆盖绝缘层103，以及如图1D所示的将伪栅极层101替换为栅极层104，最后分别如图1E和1F所示，通过刻蚀掩模105形成接触孔106，填充接触孔106形成接触部107。如图1D所示，该方法中阶梯区栅极层104较薄，容易被过刻蚀。如图2A所示，接触孔106刻蚀时由于深度差较大，在最深处接触孔刚好刻蚀到位时，最浅处接触孔会发生刻蚀穿通引发短路。为了避免最浅处接触孔被过刻蚀，通常分段刻蚀不同区域金属栅层对应的垂直通孔，如图2B所示，这种方法需进行多道光刻、刻蚀步骤，成本与时间成本较高，严重影响了量产速率，且存储单元堆叠的层数越多，需进行的光刻、刻蚀工艺越多。图3是本技术一实施例的一种三维存储器的制作方法的流程图。图4A-4E是本技术一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。下面参考图3-4E所示描述本实施例的一种三维存储器的制作方法。在步骤302，提供半导体结构。此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(st本文档来自技高网...

【技术保护点】
1.一种三维存储器，其特征在于，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。

【技术特征摘要】
1.一种三维存储器，其特征在于，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。2.根据权利要求1所述的三维存储器，其特征在于，相邻台阶的所述导电层在所述阶梯结构的底面上的投影首尾相连。3.根据权利要求1所述的三维存储器，其特征在于，所述导电层与栅极层的材质相同。4.根据权利要求3所述的三维存储器，其特征在于，所述导电层与栅极层的材质都是钨或钴。5.根据权利要求1-4任一项所述的三维存储器，其特征在于，所述导电层的厚度为10-100nm。6....

【专利技术属性】
技术研发人员：肖莉红，胡斌，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：湖北,42