半导体结构及晶体管的形成方法技术

一种半导体结构及晶体管的形成方法，形成方法包括：提供衬底，衬底上具有预制柱；在预制柱的部分侧壁上形成底部前驱层；对底部前驱层进行第一退火处理；去除经第一退火处理的底部前驱层；形成底部插塞；在底部插塞上形成底部隔离层；在底部隔离层上形成全包围栅极结构；在全包围栅极结构上形成顶部隔离层；在预制柱的部分侧壁上形成顶部前驱层；对顶部前驱层进行第二退火处理；去除经第二退火处理的顶部前驱层；在顶部隔离层上形成顶部插塞。本发明专利技术技术方案能够实现在垂直沟道的全包围栅极晶体管中形成与源漏掺杂区相接触的插塞，并实现对预制柱部分侧壁进行底部掺杂和顶部掺杂，以实现改善晶体管电学性能的目的。

【技术实现步骤摘要】
半导体结构及晶体管的形成方法
本专利技术涉及半导体制造领域，特别涉及一种半导体结构及晶体管的形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生，使晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。但是现有技术形成全包围栅极晶体管的工艺难度较大，特别是如何在垂直沟道的全包围栅极晶体管中形成插塞是本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及晶体管的形成方法，在垂直沟道的全包围栅极晶体管中形成插塞，以减小接触电阻并降低形成工艺难度。为解决上述问题，本专利技术提供一种晶体管的形成方法，包括：提供衬底，所述衬底上具有预制柱，所述预制柱垂直所述衬底表面；在所述预制柱的部分侧壁上形成底部前驱层，所述底部前驱层内具有底部掺杂离子；对所述底部前驱层进行第一退火处理，使所述底部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行底部掺杂；去除经所述第一退火处理的底部前驱层；形成底部插塞，所述底部插塞与经底部掺杂的预制柱侧壁电连接；在所述底部插塞上形成底部隔离层；在所述底部隔离层上形成全包围栅极结构，所述全包围栅极结构包围所述预制柱；在所述全包围栅极结构上形成顶部隔离层；形成所述顶部隔离层之后，在所述预制柱的部分侧壁上形成顶部前驱层，所述顶部前驱层内具有顶部掺杂离子；对所述顶部前驱层进行第二退火处理，使所述顶部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行顶部掺杂；去除经所述第二退火处理的顶部前驱层；在所述顶部隔离层上形成顶部插塞，所述顶部插塞与经顶部掺杂的预制柱侧壁电连接。相应的，本专利技术还提供一种半导体结构，包括：衬底；预制柱，所述预制柱位于所述衬底上，且所述预制柱垂直于所述衬底表面；底部前驱层，所述底部前驱层位于所述预制柱的部分侧壁上，所述底部前驱层内具有底部掺杂离子。与现有技术相比，本专利技术的技术方案具有以下优点：所述第一退火处理能够使所述底部掺杂离子向所述预制柱内扩散以实现底部掺杂；所述第二退火处理能够使所述顶部掺杂离子向所述预制柱内扩散以实现顶部掺杂；所述底部插塞与经底部掺杂的预制柱侧壁电连接；所述顶部插塞与经顶部掺杂的预制柱侧壁电连接；而且所述底部插塞、所述全包围栅极结构以及所述顶部插塞之间分别通过所述底部隔离层和所述顶部隔离层实现电隔离。本专利技术技术方案中，所述预制柱垂直于所述衬底表面，所述全包围栅极结构包围所述预制柱，所形成晶体管的一个源漏掺杂区、沟道以及另一个源漏掺杂区在所述预制柱内依次堆叠，所述底部插塞、所述全包围栅极结构以及所述顶部插塞依次堆叠于所述衬底上，且包围所述预制柱；因此本专利技术技术方案能够在垂直沟道的全包围栅极晶体管中形成与所述源漏掺杂区相接触的插塞，以达到降低工艺难度、提高制造良率的目的；而且本专利技术技术方案通过所述第一退火处理和所述第二退火处理分别实现对所述预制柱部分侧壁的底部掺杂和顶部掺杂，所述底部掺杂和所述顶部掺杂能够有效降低所述底部插塞和所述顶部插塞与所述预制柱侧壁之间的接触电阻，从而降低所述底部插塞和所述顶部插塞与所形成晶体管源漏掺杂区之间的接触电阻，以改善所形成晶体管的电学性能。本专利技术可选方案中，所述第一退火侧墙还延伸至所述预制柱的侧壁上，在所述第一退火处理之后，以所述第一退火侧墙为掩膜，去除经所述第一退火处理的底部前驱层；所以所述第一前驱层能够在后续工艺做充当工艺掩膜，以保护所述预制柱，降低所述预制柱受损的几率，降低工艺难度、扩大工艺窗口、提高制造良率。本专利技术可选方案中，形成所述全包围栅极结构的过程中，仅仅对所述电极材料层进行回刻；所述栅介质层和所述功函数层还延伸至所述预制柱的顶部；仅对电极材料层进行回刻，能够有效降低所述栅介质层受到刻蚀所述电极材料层工艺的影响，有效减少所述栅介质层受损的可能，而且所述功函数层位于所述栅介质层上，能够对所述栅介质层起到保护作用，从而进一步降低所述栅介质层受损的几率；所述栅介质层质量的提高，有利于改善所形成全包围栅极结构的质量，有利于改善所形成晶体管的质量。附图说明图1至图11是本专利技术晶体管形成方法一实施例各个步骤对应的剖面结构示意图。具体实施方式由
技术介绍
可知，现有技术在垂直沟道的全包围栅极结构中，形成插塞的工艺难度较大。在垂直沟道的全包围栅极晶体管中，沟道垂直于衬底表面，全包围栅极结构位于衬底上，从四周包围沟道所在的区域；因此沿垂直衬底表面的方向，所述全包围栅极晶体管的两个源漏掺杂区分别位于沟道所在区域的两侧，即沿垂直衬底表面的方向，全包围栅极晶体管的一个源漏掺杂区、全包围栅极晶体管的沟道所在区域以及全包围栅极晶体管的另一个源漏掺杂区依次堆叠于衬底上。因此在全包围栅极晶体管中，实现源漏掺杂区连接的插塞沿平行衬底表面的方向延伸，与源漏掺杂区的侧壁相接触，所以所述插塞的形成工艺难度较大。特别是，由于插塞和源漏掺杂区的侧壁相接触，因此难以对插塞和源漏掺杂区的接触区域进行离子注入，所以在插塞和源漏掺杂区之间实现重掺杂的工艺难度较大；插塞和源漏掺杂区之间实现重掺杂难度的增大，会使插塞和源漏掺杂区之间接触电阻增大，容易造成所形成晶体管电学性能的退化。为解决所述技术问题，本专利技术提供一种晶体管及其形成方法，从而实现在垂直沟道的全包围栅极晶体管中形成与所述源漏掺杂区相接触的插塞，以达到降低工艺难度、提高制造良率的目的；而且通过所述第一退火处理和所述第二退火处理分别实现对所述预制柱部分侧壁的底部掺杂和顶部掺杂，降低所述底部插塞和所述顶部插塞与所形成晶体管源漏掺杂区之间的接触电阻，以实现改善晶体管电学性能的目的。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图1至图11，示出了本专利技术晶体管形成方法一实施例各个步骤对应的剖面结构示意图。参考图1和图2，提供衬底110，所述衬底110上具有预制柱111，所述预制柱111垂直所述衬底110表面。其中，图2是图1中沿A1A2的剖面结构示意图。所述衬底110用于为后续步骤提供工艺操作平台和机械支撑。本实施例中，所述衬底110包括第一区域101和第二区域102，所述第一区域101和所述第二区域102分别用于形成不同的晶体管。本实施例中，所述第一区域101用于形成NMOS晶体管，所述第二区域102用于形成PMOS晶体管。本发本文档来自技高网...

【技术保护点】
1.一种晶体管的形成方法，其特征在于，包括：提供衬底，所述衬底上具有预制柱，所述预制柱垂直所述衬底表面；在所述预制柱的部分侧壁上形成底部前驱层，所述底部前驱层内具有底部掺杂离子；对所述底部前驱层进行第一退火处理，使所述底部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行底部掺杂；去除经所述第一退火处理的底部前驱层；形成底部插塞，所述底部插塞与经底部掺杂的预制柱侧壁电连接；在所述底部插塞上形成底部隔离层；在所述底部隔离层上形成全包围栅极结构，所述全包围栅极结构包围所述预制柱；在所述全包围栅极结构上形成顶部隔离层；形成所述顶部隔离层之后，在所述预制柱的部分侧壁上形成顶部前驱层，所述顶部前驱层内具有顶部掺杂离子；对所述顶部前驱层进行第二退火处理，使所述顶部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行顶部掺杂；去除经所述第二退火处理的顶部前驱层；在所述顶部隔离层上形成顶部插塞，所述顶部插塞与经顶部掺杂的预制柱侧壁电连接。

【技术特征摘要】
1.一种晶体管的形成方法，其特征在于，包括：提供衬底，所述衬底上具有预制柱，所述预制柱垂直所述衬底表面；在所述预制柱的部分侧壁上形成底部前驱层，所述底部前驱层内具有底部掺杂离子；对所述底部前驱层进行第一退火处理，使所述底部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行底部掺杂；去除经所述第一退火处理的底部前驱层；形成底部插塞，所述底部插塞与经底部掺杂的预制柱侧壁电连接；在所述底部插塞上形成底部隔离层；在所述底部隔离层上形成全包围栅极结构，所述全包围栅极结构包围所述预制柱；在所述全包围栅极结构上形成顶部隔离层；形成所述顶部隔离层之后，在所述预制柱的部分侧壁上形成顶部前驱层，所述顶部前驱层内具有顶部掺杂离子；对所述顶部前驱层进行第二退火处理，使所述顶部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行顶部掺杂；去除经所述第二退火处理的顶部前驱层；在所述顶部隔离层上形成顶部插塞，所述顶部插塞与经顶部掺杂的预制柱侧壁电连接。2.如权利要求1所述的形成方法，其特征在于，所述底部前驱层的材料为掺硼的硅酸盐玻璃或掺磷的硅酸盐玻璃；所述顶部前驱层的材料为掺硼的硅酸盐玻璃或掺磷的硅酸盐玻璃。3.如权利要求1所述的形成方法，其特征在于，所述底部前驱层的厚度在5nm到30nm范围内。4.如权利要求1所述的形成方法，其特征在于，形成所述底部前驱层的步骤包括：在所述衬底上形成底部前驱材料层；对所述底部前驱材料层进行回刻，以形成所述底部前驱层。5.如权利要求4所述的形成方法，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域和所述第二区域分别用于形成不同的晶体管；所述衬底上具有多个预制柱，所述多个预制柱分布于所述第一区域和所述第二区域上；形成所述底部前驱材料层的步骤包括：在所述第一区域和所述第二区域上形成第一底部前驱材料层，所述第一底部前驱材料层内具有第一底部掺杂离子；形成第一图形层，所述第一图形层露出第二区域上的第一底部前驱材料层；去除所述第二区域上的第一底部前驱材料层；在所述第二区域上形成第二底部前驱材料层，所述第二底部前驱材料层内具有第二底部掺杂离子，所述第二底部掺杂离子与所述第一底部掺杂离子不相同；对所述第一底部前驱材料层和所述第二底部前驱材料层进行回刻，形成位于所述第一区域上的第一底部前驱层和位于所述第二区域上的第二底部前驱层。6.如权利要求1所述的形成方法，其特征在于，形成所述顶部前驱层的步骤包括：在所述顶部隔离层上形成顶部前驱材料层；对所述顶部前驱材料层进行回刻，以形成所述顶部隔离层。7.如权利要求6所述的形成方法，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域和所述第二区域分别用于形成不同的晶体管；所述衬底上具有多个预制柱，所述多个预制柱分布于所述第一区域和所述第二区域上；形成所述顶部前驱材料层的步骤包括：在所述第一区域和所述第二区域上形成第一顶部前驱材料层，所述第一顶部前驱材料层内具有第一顶部掺杂离子；形成第二图形层，所述第二...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31