包括多个存储器阵列叠组的集成存储器组合件制造技术

一些实施例包含一种集成存储器组合件，其具有在第二存储器阵列叠组上方的第一存储器阵列叠组。第一系列的导电线跨越所述第一存储器阵列叠组延伸，且第二系列的导电线跨越所述第二存储器阵列叠组延伸。所述第一系列的第一导电线和所述第二系列的第一导电线通过第一导电路径与第一组件耦合。所述第一系列的第二导电线和所述第二系列的第二导电线通过第二导电路径与第二组件耦合。所述第一系列的所述第一和第二导电线分别通过第一隔离电路延伸到所述第一和第二导电路径；且所述第二系列的所述第一和第二导电线分别通过第二隔离电路延伸到所述第一和第二导电路径。

Integrated memory assembly consisting of multiple memory array stacks

【技术实现步骤摘要】
【国外来华专利技术】包括多个存储器阵列叠组的集成存储器组合件
包括多个存储器阵列叠组的集成存储器组合件。
技术介绍
现代的计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。DRAM可利用多个存储器单元，所述存储器单元各自具有一个电容器与一个晶体管的组合(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中示出实例1T-1C存储器单元2，其中晶体管经标记为T且电容器经标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，以及与共同极板CP耦合的另一节点。共同极板可与任何合适电压，例如处于从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)耦合。在一些应用中，共同极板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。图2中示出另一现有技术存储器单元1T-1C存储器单元配置。图2的配置示出两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，且存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。到位线BL的连接由存储器单元2a和2b共享。另一现有技术存储器单元配置利用两个晶体管与一个电容器的组合。此配置可被称为2T-1C存储器单元。图3中示意性地说明2T-1C存储器单元4。所述两个晶体管经标记为T1和T2；且分别可称为第一和第二晶体管。电容器经标记为C。第一晶体管T1的源极/漏极区与电容器C的第一节点连接，并且第一晶体管T1的另一源极/漏极区与第一比较位线(BL-T)连接。第一晶体管T1的栅极与字线WL连接。第二晶体管T2的源极/漏极区与电容器C的第二节点连接，并且第二晶体管T2的另一源极/漏极区与第二比较位线BL-C连接。第二晶体管T2的栅极与字线WL连接。比较位线BL-T和BL-C延伸到感测放大器SA，所述感测放大器比较所述两个位线的电学性质(例如，电压)以确定存储器单元4的存储器状态。位线BL-T可称为真实位线，位线BL-C可称为互补位线。术语“真实”和“互补”是任意的，且仅指示BL-T和BL-C的位线值将彼此进行比较。另一现有技术存储器单元配置利用两个电容器与两个晶体管的组合。此配置可被称为2T-2C存储器单元。图4中示意性地说明2T-2C存储器单元6。所述存储器单元的两个晶体管经标记为T1和T2，且分别可称为第一和第二晶体管。两个电容器经标记为C1和C2，且分别可称为第一和第二电容器。第一晶体管T1的源极/漏极区与第一电容器C1的节点连接，并且第一晶体管T1的另一源极/漏极区与第一比较位线BL-T连接。第一晶体管T1的栅极与字线WL连接。第二晶体管T2的源极/漏极区与第二电容器C2的节点连接，并且第二晶体管T2的另一源极/漏极区与第二比较位线BL-C连接。第二晶体管T2的栅极与字线WL连接。第一电容器C1和第二电容器C2中的每一个具有与共同极板CP电耦合的节点。比较位线BL-T和BL-C延伸到感测放大器SA，所述感测放大器比较所述两个位线的电学性质(例如，电压)以确定存储器单元6的存储器状态。另一现有技术存储器单元配置利用三个晶体管与一个电容器的组合。此配置可被称为3T-1C存储器单元。图5中示意性地说明3T-1C存储器单元8。所述存储器单元的三个晶体管经标记为T1、T2和T3；且分别可称为第一、第二和第三晶体管。电容器经标记为C。第一晶体管T1的源极/漏极区与写入位线WBL连接，且第一晶体管T1的另一源极/漏极区与电容器C连接。第一晶体管T1的栅极与写入字线WWL连接。第二晶体管T2的源极/漏极区与共同极板CP连接，且第二晶体管T2的另一源极/漏极区与第三晶体管T3的源极/漏极区连接。第二晶体管T2的栅极与电容器C连接。第三晶体管T3的源极/漏极区中的一个是与第二晶体管T2的源极/漏极区连接的源极/漏极区，且另一个与读取位线RBL连接。第三晶体管T3的栅极与读取字线RWL连接。图1-5的存储器单元可并入到存储器阵列中。图1和2的1T-1C存储器单元可用于具有开放位线布置的存储器阵列中，其中所述开放位线布置具有借助感测放大器进行比较的配对位线。图6中示出具有开放位线架构的实例DRAM阵列9。DRAM阵列9包含在图2中描述的类型的存储器单元(图6中未经标记以便简化图式)、字线WL(0-7)和比较位线。比较位线包含第一组BL-T(1-9)和第二组BL-C(1-9)。利用感测放大器SA(1-9)将来自第一组的位线的电学性质与来自第二组的位线的电学性质进行比较。字线与字线驱动器耦合。将合乎希望的是将存储器并入到具有堆叠存储器阵列叠组(即，层次)的三维布置中。然而，这可能由于与每一存储器阵列叠组需要延伸到存储器阵列叠组外围的电路相关联的布线而复杂化。举例来说，位线可能需要延伸感测放大器和/或其它外围电路；且字线可能需要延伸到字线驱动器和/或其它外围电路。将合乎希望的是开发适合于与堆叠存储器阵列叠组一起使用的布线布置(例如，位线/字线布置)。附图说明图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。图2是各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。图3是具有2个晶体管和1个电容器的现有技术存储器单元的示意图。图4是具有2个晶体管及2个电容器的现有技术存储器单元的示意图。图5是具有3个晶体管和1个电容器的现有技术存储器单元的示意图。图6是具有开放位线架构的现有技术DRAM阵列的示意图。图7是具有多个存储器阵列叠组的实例集成存储器组合件的示意图。图8-13是图7的实例集成存储器组合件的区的示意图。图14是具有多个存储器阵列叠组的实例集成存储器组合件的示意图。图15-24是具有多个存储器阵列叠组的实例集成存储器组合件的图解横截面图。具体实施方式一些实施例包含具有堆叠存储器阵列叠组布置的新架构。所述新架构可使得来自不同存储器阵列叠组的位线能够共享到感测放大器的导电路径，和/或可使得来自不同存储器阵列叠组的字线能够共享到字线驱动器的导电路径。所述新架构可包含隔离装置，其使得堆叠的一些存储器阵列叠组能够被隔离，同时堆叠的另一存储器阵列叠组操作(例如，经受读取/写入应用)。参考图7-24描述实例实施例。参看图7，说明实例集成存储器组合件10。组合件10包括三个叠组，其标记为叠组-A、叠组-B和叠组-C。所述叠组包括存储器阵列，且可称为存储器阵列叠组。虽然说明三个堆叠叠组，但实际上组合件可包括多于三个堆叠叠组，或可包括仅两个堆叠叠组。堆叠叠组可由底层基底(图7中未图示)支撑。此基底可包括例如单晶硅和/或任何其它合适的材料。堆叠叠组中的每一个概略地图示为包括存储器单元；其中叠组-A具有图示的存储器单元MC-A1和MC-A2，叠组-B具有图示的存储器单元MC-B1和MC-B2，且叠组-C具有图示的存储器单元MC-C1和MC-C2。虽然每一叠组示出为包括仅一对存储器单元以便简化图式，但实际上本文档来自技高网...

【技术保护点】
1.一种集成存储器组合件，其包括：第一存储器阵列叠组，其在第二存储器阵列叠组上方；跨越所述第一存储器阵列叠组延伸的第一系列的导电线，以及跨越所述第二存储器阵列叠组延伸的第二系列的导电线；所述第一系列的第一导电线和所述第二系列的第一导电线通过第一导电路径与第一组件耦合；所述第一系列的第二导电线和所述第二系列的第二导电线通过第二导电路径与第二组件耦合；所述第一系列的所述第一和第二导电线分别通过第一隔离电路延伸到所述第一和第二导电路径；所述第一隔离电路包含将所述第一系列的所述第一导电线以选通方式连接到所述第一导电路径的第一晶体管，且包含将所述第一系列的所述第二导电线以选通方式连接到所述第二导电路径的第二晶体管；所述第一和第二晶体管的栅极与第一隔离驱动器耦合；以及所述第二系列的所述第一和第二导电线通过第二隔离电路分别延伸到所述第一和第二导电路径；所述第二隔离电路包含将所述第二系列的所述第一导电线以选通方式连接到所述第一导电路径的第三晶体管，且包含将所述第二系列的所述第二导电线以选通方式连接到所述第二导电路径的第四晶体管；所述第三和第四晶体管的栅极与第二隔离驱动器耦合。

【技术特征摘要】
【国外来华专利技术】2017.01.30 US 62/452,1931.一种集成存储器组合件，其包括：第一存储器阵列叠组，其在第二存储器阵列叠组上方；跨越所述第一存储器阵列叠组延伸的第一系列的导电线，以及跨越所述第二存储器阵列叠组延伸的第二系列的导电线；所述第一系列的第一导电线和所述第二系列的第一导电线通过第一导电路径与第一组件耦合；所述第一系列的第二导电线和所述第二系列的第二导电线通过第二导电路径与第二组件耦合；所述第一系列的所述第一和第二导电线分别通过第一隔离电路延伸到所述第一和第二导电路径；所述第一隔离电路包含将所述第一系列的所述第一导电线以选通方式连接到所述第一导电路径的第一晶体管，且包含将所述第一系列的所述第二导电线以选通方式连接到所述第二导电路径的第二晶体管；所述第一和第二晶体管的栅极与第一隔离驱动器耦合；以及所述第二系列的所述第一和第二导电线通过第二隔离电路分别延伸到所述第一和第二导电路径；所述第二隔离电路包含将所述第二系列的所述第一导电线以选通方式连接到所述第一导电路径的第三晶体管，且包含将所述第二系列的所述第二导电线以选通方式连接到所述第二导电路径的第四晶体管；所述第三和第四晶体管的栅极与第二隔离驱动器耦合。2.根据权利要求1所述的集成存储器组合件，其中所述第一和第二系列的所述导电线是字线。3.根据权利要求1所述的集成存储器组合件，其中所述第一和第二系列的所述导电线是位线。4.根据权利要求1所述的集成存储器组合件，其中：所述第一和第二晶体管的所述栅极与延伸到所述第一隔离驱动器的第一导电材料耦合；所述第二和第三晶体管的所述栅极与延伸到所述第二隔离驱动器的第二导电材料耦合；所述第一和第二晶体管具有延伸通过所述第一导电材料的沟道区；且所述第三和第四晶体管具有延伸通过所述第二导电材料的沟道区。5.根据权利要求1所述的集成存储器组合件，其中所述第一和第二系列的所述导电线是位线；且所述集成存储器组合件进一步包括：跨越所述第一存储器阵列叠组延伸的第三系列的导电线，以及跨越所述第二存储器阵列叠组延伸的第四系列的导电线；所述第三和第四系列的所述导电线是字线；所述第三系列的第一导电线和所述第四系列的第一导电线通过第三导电路径与第一字线驱动器耦合；所述第三系列的第二导电线和所述第四系列的第二导电线通过第四导电路径与第二字线驱动器耦合；所述第三系列的所述第一和第二导电线分别通过第三隔离电路延伸到所述第三和第四导电路径；所述第三隔离电路包含将所述第三系列的所述第一导电线以选通方式连接到所述第三导电路径的第五晶体管，且包含将所述第三系列的所述第二导电线以选通方式连接到所述第四导电路径的第六晶体管；所述第五和第六晶体管的栅极与第三隔离驱动器耦合；以及所述第四系列的所述第一和第二导电线分别通过第四隔离电路延伸到所述第三和第四导电路径；所述第四隔离电路包含将所述第四系列的所述第一导电线以选通方式连接到所述第三导电路径的第七晶体管，且包含将所述第四系列的所述第二导电线以选通方式连接到所述第四导电路径的第八晶体管；所述第七和第八晶体管的栅极与第四隔离驱动器耦合。6.根据权利要求5所述的集成存储器组合件，其中：所述第一和第二存储器阵列叠组水平地延伸：所述第一和第二晶体管的所述栅极与延伸到所述第一隔离驱动器的第一导电材料耦合；所述第二和第三晶体管的所述栅极与延伸到所述第二隔离驱动器的第二导电材料耦合；所述第三和第四晶体管的所述栅极与延伸到所述第三隔离驱动器的第三导电材料耦合；所述第五和第六晶体管的所述栅极与延伸到所述第四隔离驱动器的第四导电材料耦合；所述第一和第二晶体管具有基本上竖直延伸通过所述第一导电材料的沟道区；所述第三和第四晶体管具有基本上竖直延伸通过所述第二导电材料的沟道区；所述第五和第六晶体管具有基本上竖直延伸通过所述第三导电材料的沟道区；且所述第七和第八晶体管具有基本上竖直延伸通过所述第四导电材料的沟道区。7.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含1T-1C存储器单元。8.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含2T-2C存储器单元。9.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含3T-1C存储器单元。10.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含2T-1C存储器单元。11.一种集成存储器组合件，其包括：第一存储器阵列叠组A，其在第二存储器阵列叠组B上方；第一系列的位线，其沿着所述第一存储器阵列叠组A，且包含配对的比较位线BL-T-A1和BL-C-A1以及配对的比较位线BL-T-A2和BL-C-A2；第二系列的位线，其沿着所述第二存储器阵列叠组B，且包含配对的比较位线BL-T-B1和BL-C-B1以及配对的比较位线BL-T-B2和BL-C-B2；所述配对的比较位线BL-T-A1和BL-C-A1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合；所述配对的比较位线BL-T-A2和BL-C-A2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合；所述配对的比较位线BL-T-B1和BL-C-B1分别通过所述第一BL-T导电路径和所述第一BL-C导电路径与所述第一感测放大器耦合；所述配对的比较位线BL-T-B2和BL-C-B2分别通过所述第二BL-T导电路径和所述第二BL-C导电路径与所述第二感测放大器耦合；所述位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2分别通过第一隔离电路延伸到所述第一BL-T导电路径、所述第一BL-C导电路径、所述第二BL-T导电路径和所述第二BL-C导电路径；所述第一隔离电路包含将BL-T-A1以选通方式连接到所述第一BL-T导电路径的第一晶体管、将BL-C-A1以选通方式连接到所述第一BL-C导电路径的第二晶体管、将BL-T-A2以选通方式连接到所述第二BL-T导电路径的第三晶体管，以及将BL-C-A2以选通方式连接到所述第二BL-C导电路径的第四晶体管；所述第一、第二、第三和第四第二晶体管的栅极与第一位线隔离驱动器耦合；且所述位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2分别通过第二隔离电路延伸到所述第一BL-T导电路径、所述第一BL-C导电路径、所述第二BL-T导电路径和所述第二BL-C导电路径；所述第二隔离电路包含将BL-T-B1以选通方式连接到所述第一BL-T导电路径的第五晶体管、将BL-C-B1以选通方式连接到所述第一BL-C导电路径的第六晶体管、将BL-T-B2以选通方式连接到所述第二BL-T导电路径的第七晶体管，以及将BL-C-B2以选通方式连接到所述第二BL-C导电路径的第八晶体管；所述第五、第六、第七和第八晶体管的栅极与第二位线隔离驱动器耦合。12.根据权利要求11所述的集成存储器组合件，其中：所述第一和第二存储器阵列叠组A和B水平地延伸：所述第一、第二、第三和第四晶体管的所述栅极与延伸到所述第一位线隔离驱动器的第一导电线耦合；所述第五、第六、第七和第八晶体管的所述栅极与延伸到所述第二位线隔离驱动器的第二导电线耦合；所述第一、第二、第三和第四晶体管具有基本上竖直延伸通过所述第一导电线的沟道区；且所述第五、第六、第七和第八晶体管具有基本上竖直延伸通过所述第二导电线的沟道区。13.根据权利要求11所述的集成存储器组合件，其中所述第一系列的配对的比较位线跨越所述第一存储器阵列叠组A的第一存储器阵列延伸，其中所述第一隔离电路接近于所述第一存储器阵列，其中所述第二系列的配对的比较位线跨越所述第二存储器阵列叠组B的第二存储器阵列延伸，且其中所述第二隔离电路接近于所述第二存储器阵列；且所述集成存储器组合件包括：至少一个受控电压极板，其接近于所述第一和第二存储器阵列；所述位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2通过第三隔离电路延伸到所述受控电压极板；...

【专利技术属性】
技术研发人员：S·J·德尔纳，C·L·英戈尔斯，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US