半导体结构的制造方法技术

一种半导体装置的形成方法，包含形成介电堆叠于基底上方，并在介电堆叠中图案化接触区，接触区具有多个侧部及露出基底的底部。此方法亦包含形成介电阻障层于接触区中以覆盖这些侧部，以及形成导电阻挡层以覆盖介电阻障层、介电堆叠以及接触区的底部。此方法可包含形成导电层于导电阻挡层上方，以及形成导电阻障层于导电层上方。此方法还可包含形成硅化区于导电层下方的基底中。

Manufacturing Method of Semiconductor Structure

【技术实现步骤摘要】
半导体结构的制造方法
本公开涉及一种半导体技术，特别涉及一种半导体接触插塞及形成方法。
技术介绍
半导体装置广泛地运用在各种电子设备(如智能手机、笔记本电脑、数码相机以及其他设备)中。一般来说，典型半导体装置包含具有主动装置如晶体管、电容器、电感器以及其他元件的基底。这些主动元件初始时互相隔离，并随后在主动装置上方形成内连线结构以创造功能性电路。这样的内连线结构可包含横向内连线，如金属线(布线(wirings))，以及垂直内连线，如导电导孔(vias)或接触插塞。更小及更快的半导体装置的需求持续增加，其同时可支持更多日益复杂及先进的功能。此微缩化工艺一般通过增加生产效率及降低相关成本而提供了一些益处。然而，这样的微缩化亦增加半导体装置工艺及制造的复杂度。随着先进技术节点(nodes)中半导体装置的尺寸微缩至次微米(sub-micro，亚微米)尺寸，在降低接触插塞尺寸的同时降低接触插塞电阻变得逐渐具有挑战性。需要改善的结构及其制造方法。
技术实现思路
依据本公开的一些实施例，提供一种半导体结构的制造方法。此方法包含形成介电堆叠于基底上方，并在介电堆叠中图案化接触区，接触区延伸进入基底且具有多个侧部及露出基底的底部；形成介电阻障层于接触区中以覆盖接触区的这些侧部；形成导电阻挡层以覆盖介电阻障层、介电堆叠以及接触区的底部；形成导电层于导电阻挡层上方；形成导电阻障层于导电层上方；以及形成硅化物区于导电层下方的基底中。依据本公开的一些实施例，提供一种半导体装置。此装置包含：介电堆叠，形成在基底上；接触区，形成于介电堆叠中以及延伸进入基底，接触区具有多个侧部及底部；介电阻障层，形成于接触区的这些侧部上；导电阻挡层，沿接触区的这些侧部形成于介电阻障层及介电堆叠上方；导电层，沿接触区的这些侧部及底部在接触区中形成于导电阻挡层上方；导电阻障层，在接触区中形成于导电层上；导电芯，位于接触区中的导电阻障层上方；以及硅化物区，位于导电层下方的基底中。依据本公开的一些实施例，提供一种半导体结构的制造方法。此方法包含：沉积介电堆叠于基底上方；形成接触区于介电堆叠中，接触区延伸进入基底且具有多个侧部以及露出基底的底部；沉积第一金属层于接触区中以覆盖接触区的这些侧部及底部；沉积第二金属层于第一金属层上方；以及沉积导电阻障层于第二金属层上方。附图说明根据以下详细描述并结合附图阅读时，可最佳地理解本公开的各方面(aspect，方案)。应注意的是，依照产业的标准做法，各种部件(feature)并非依比例绘制。事实上，为使论述明确，各种部件的尺寸可能任意增加或减少。图1A及图1B描述接触插塞的各种示范实施例的剖面图。图2至图13是根据一些实施例，于制造接触插塞的各种中间步骤的示范剖面示意图。图14是根据一些实施例，描述替代型接触插塞的示范剖面示意图。图15是根据一些实施例，描述制造接触插塞的示范工艺流程。符号说明100～接触插塞；100’～替代型接触插塞；102～基底；104、104’～硅化区；106、108、108a～介电层；110、110a、110b～介电阻障层；112～导电阻挡层；114～导电层；116～导电阻障层；118～导电芯；120～光刻胶；122～接触区；122a～侧部；122b～底部；124a～第一退火工艺；124b～第二退火工艺；126～金属层；200～工艺流程；202、204、206、208、210、212、214、216～步骤。具体实施方式以下的公开内容提供许多不同的实施例或范例，以实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本公开。当然，这些说明仅为示范而非用以限定本公开。举例来说，叙述中若提及第一部件形成于第二部件之上或上方，可能包含所形成的第一部件与第二部件是直接接触的实施例，亦可能包含额外的部件形成于第一部件与第二部件之间，而使第一部件与第二部件不直接接触的实施例。另外，本公开可能在各个范例中使用重复的参考数字和/或字母，此重复是为了简化和清楚的目的，并未指示不同的实施例和/或组态之间的关系。此外，为易于描述，本文中可使用诸如“在...下方”、“在...之下”、“下部”、“在...上方”、“上部”及其类似者的空间相对用语，以描述如图所示的一个(些)元件或部件相对于另一个(些)元件或特征的关系。除附图中所描绘的方向以外，空间相对用语亦意欲涵盖装置在使用或操作中的不同方向。设备可以其他方式定向(旋转90度或处于其他方向)，且本文中所使用的空间相对描述词可同样相应地进行解释。整体而言，在此描述的实施例提供具有覆盖接触开口或接触区的侧部及底部的多个薄层的接触插塞，以及于接触插塞中配置于多个薄层上方的导电芯。当半导体装置持续缩小，符合如接触导孔或接触插塞的半导体装置内连线结构的导电度需求及可靠度需求已变得逐渐困难。已观察到，于此公开的接触插塞可在针对先进技术节点微缩化的同时，仍维持低电阻及良好可靠度。接触插塞侧部及底部上方的多个薄层作为有效导电及阻障层，同时留下足够空间以允许无孔洞的导电芯形成。图1A至图1B示出接触插塞100的剖面图。如图所示，接触插塞100于基底102上方包含具有介电层106及108的介电堆叠。可图案化介电堆叠以形成延伸穿过介电堆叠并进入基底102的开口或接触区。延伸进入基底102的部分接触区可被硅化区104环绕。接触区可以各种深度延伸进入基底102，使得中间部分比侧边部分更深入基底102。介电层106可以由氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)、氧化铝(AlOx)及类似物形成，具有例如20埃至300埃的厚度。介电层108可为层间介电质(inter-layerdielectric，ILD)、金属间介电质(inter-metallizationdielectric，IMD)层、低介电常数材料层、或类似物、或其组合。于图1A至图1B示出的示范实施例中，介电层106为氮化硅(SiN)以及介电层108为氧化硅(SiOx)。接触插塞100亦可包含沿接触区的侧部定位的介电阻障层110。依据设计需求，可形成于介电层108的顶面下方终止的介电阻障层110的顶面，如图1A所示，或介电阻障层110的顶面可与介电层108的顶面齐平，如图1B所示。介电阻障层110可以由氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)、氮氧化硅(SiON)、氧化铝(AlOx)及类似物形成，以及具有例如20埃至50埃的厚度。于图1A～图1B的示范实施例中，介电阻障层110为氮化硅(SiN)。接触插塞100还可包含也被称为第一金属层的导电阻挡层112，于开口或接触区中形成于介电阻障层110上方以覆盖接触区的侧部。导电阻挡层112于低温形成，如低于摄氏30度，例如摄氏25度至摄氏30度。导电阻挡层112的厚度依技术需求可为例如低于10埃导电阻挡层112可由钛(Ti)、镍(Ni)、钨(W)、钴(Co)、铂(Pt)及类似物制成。于图1A至图1B的范例实施例中，导电阻挡层112为钛。也被称为第二金属层的导电层114，可形成于导电阻挡层112上方，覆盖接触区的侧部及底部。如图1A至图1B所示，导电层114可延伸进基底102并与硅化区104直接接触。导电层114可由钛(Ti)、镍(Ni)、钨(W)、钴(本文档来自技高网...

【技术保护点】
1.一种半导体结构的制造方法，包括：形成一介电堆叠于一基底上方，并在该介电堆叠中图案化一接触区，该接触区延伸进入该基底且具有多个侧部及一露出该基底的底部；形成一介电阻障层于该接触区中以覆盖该接触区的所述多个侧部；形成一导电阻挡层以覆盖该介电阻障层、该介电堆叠以及该接触区的该底部；形成一导电层于该导电阻挡层上方；形成一导电阻障层于该导电层上方；以及形成一硅化物区于该导电层下方的该基底中。

【技术特征摘要】
2018.03.01 US 15/909,6821.一种半导体结构的制造方法，包括：形成一介电堆叠于一基底上方，并在该介电堆叠中图案化一接触区，该接触区延伸进入该基底且具有多个侧部及一露出该基底...

【专利技术属性】
技术研发人员：李雅惠，朱立伟，廖祐祥，黄鸿仪，张志维，苏庆煌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71