一种半导体结构制造技术

本实用新型专利技术提供一种半导体结构，该半导体结构包括衬底、隔离沟槽、多条字线沟槽、栅极及导电层，其中，隔离沟槽形成于衬底中，以在衬底中界定出多个有源区，隔离沟槽下部依次填充有第一介质层与第二介质层；多条字线沟槽形成于衬底中，字线沟槽包括穿过有源区的栅极沟槽、穿过隔离沟槽的导电沟槽以及位于导电沟槽的底部两侧并与导电沟槽连通的微沟槽；栅极形成于栅极沟槽中；导电层形成于隔离沟槽上部，并填充微沟槽。该微沟槽中填充的导电层增加了导电沟槽的宽度，并且微沟槽的导电层与栅极的导电层连接形成一导电区域。本实用新型专利技术在不增加晶体管尺寸的同时，保证导电沟道宽度的增加，有利于提高存取晶体管的驱动电流和导通电流。

A Semiconductor Structure

【技术实现步骤摘要】
一种半导体结构
本技术属于半导体集成电路领域，涉及一种半导体结构。
技术介绍
在目前半导体产业中，存储器件在集成电路产品中占有很大比例。存储器中通常包括多个存储单元，例如存取晶体管。随着半导体技术的不断发展，半导体器件集成度越来越高，相应的元件尺寸越来越小，存取晶体管的导电沟道宽度也随之缩减，进而导致存取晶体管的驱动电流和导通电流降低。导电沟道的驱动电流和导通电流的大小对存取晶体管的性能有着直接的影响。当驱动电流和导通电流减小时，将导致数据存取速度降低，影响存储器性能。因此，如何在集成度越来越高的情况下，提高存取晶体管的驱动电流和导通电流非常关键。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体结构，用于解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。为实现上述目的及其他相关目的，本技术提供一种半导体结构，包括：衬底；隔离沟槽，形成于所述衬底中，以在所述衬底中界定出多个有源区，所述隔离沟槽下部依次填充有第一介质层与第二介质层；多条字线沟槽，形成于所述有源区和所述隔离沟槽中，所述字线沟槽包括穿过所述有源区的栅极沟槽、穿过所述隔离沟槽的导电沟槽以及位于所述导电沟槽的底部两侧并与所述导电沟槽连通的微沟槽；栅极，形成于所述栅极沟槽中；导电层，形成于所述隔离沟槽上部，并填充进所述微沟槽。可选地，所述第一介质层对所述第二介质层的刻蚀选择比大于1。可选地，所述第一介质层的材质包括硼磷硅玻璃，所述第二介质层的材质包括氧化硅，可选地，所述第一介质层形成于所述隔离沟槽的侧壁和底部，所述第二介质层形成于所述第一介质层的上方。可选地，在所述隔离沟槽被所述字线沟槽穿过的位置，所述第一介质层顶面低于所述第二介质层顶面，所述第二介质层的顶面低于所述衬底的顶面，在所述隔离沟槽未被所述字线沟槽穿过的位置，所述第二介质层的顶面与所述第一介质层的顶面齐平。可选地，所述第一介质层厚度为隔离沟槽宽度的10％-40％。可选地，所述微沟槽由所述衬底、所述第一介质层及所述第二介质层限定而成，所述微沟槽的深度为所述导电沟槽深度的3％-40％。可选地，所述半导体结构更包括源极掺杂区和漏极掺杂区，所述源极掺杂区和漏极掺杂区位于所述栅极沟槽的两侧。可选地，所述栅极的顶面低于所述源极掺杂区和所述漏极掺杂区对应的衬底表面。可选地，所述栅极自下而上包括栅介质层、功函数层及栅极电极层，且所述栅介质层、所述功函数层及所述栅极电极层皆填充于进所述微沟槽中。可选地，所述功函数层和所述栅极电极层的刻蚀选择比大于1，所述功函数层的顶面低于所述栅极电极层的顶面。如上所述，本技术的半导体结构，具有以下有益效果：本技术的半导体结构中，靠近有源区的的隔离沟槽底部形成有微沟槽，所述微沟槽在后续填充与栅极连接的导电层后形成一导电区域，进一步增加了导电沟道的宽度，有利于提高存取晶体管的驱动电流和导通电流，解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。本技术的半导体结构的形成过程中，使用的第一介质层较第二介质层软，使得第一介质层对第二介质层的刻蚀选择比大于1，因此只需利用一道刻蚀工艺，自对准形成贴靠有源区硅衬底的微沟槽，降低了生产成本。本技术的半导体结构的形成过程中，在形成隔离沟槽氧化层后高温退火处理，介质材料的致密度得到提高，第一介质层和第二介质层的机械强度得以增加。本技术的半导体结构的形成过程中，在隔离沟槽填满介质后，去除表面的垫氧化层和垫氮化层减小后续注入难度。本技术的半导体结构的形成过程中，可通过调节刻蚀剂使得对功函数层和栅极电极层的刻蚀选择比大于1，使回刻后栅极电极层凸出于功函数层，有利于提高栅极电极层接触面积。附图说明图1显示为本技术的半导体结构的有源区和隔离区平面布局图。图2显示为在所述衬底形成隔离沟槽步骤后沿XX’方向的隔离沟槽剖面结构图。图3显示为在所述衬底形成隔离沟槽步骤后沿YY’方向的隔离沟槽剖面结构图。图4显示为在所述隔离沟槽填充了第一介质层和第二介质层后沿XX’方向的剖面结构图。图5显示为在所述隔离沟槽填充了第一介质层和第二介质层后YY’方向的隔离沟槽剖面结构图。图6显示为形成字线沟槽后的平面布局图。图7显示为形成字线沟槽后沿XX’方向的剖面结构图。图8显示为图7所示半导体结构的局部放大图。图9显示为形成字线沟槽步骤后沿YY’方向的剖面结构图。图10显示为填充了字线沟槽后的平面布局图。图11显示为在所述字线沟槽中填充了栅介质层、功函数层及栅极电极层步骤后沿XX’方向的剖面结构图。图12显示为图11所示半导体结构的局部放大图。图13显示为在所述字线沟槽中填充了栅介质层、功函数层及栅极电极层步骤后沿YY’方向的剖面结构图。图14显示为对栅极电极材料进行回刻蚀后沿AA’方向的剖面结构图。元件标号说明1衬底10有源区101源极掺杂区102漏极掺杂区103栅极1031栅介质层1032功函数层1033栅极电极层20隔离区201隔离沟槽202a第一介质层202b第二介质层30阱区40字线沟槽401栅极沟槽402导电沟槽403微沟槽50导电层60字线Z1隔离沟槽深度具体实施方式以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例一如图14所示，本技术提供一种半导体结构，所述半导体结构包括：衬底1、隔离沟槽201、多条字线沟槽40、栅极103和导电层50，其中，所述隔离沟槽201形成于所述衬底1中，以在所述衬底1中界定出多个有源区10，所述隔离沟槽201下部依次填充有第一介质层202a与第二介质层202b；多条所述字线沟槽40形成于所述有源区10和所述隔离沟槽201中，所述字线沟槽40包括穿过所述有源区10的栅极沟槽401、穿过所述隔离沟槽201的导电沟槽402以及位于所述导电沟槽402的底部两侧并与所述导电沟槽402连通的微沟槽403；所述栅极103形成于所述栅极沟槽401中；所述导电层50形成于所述隔离沟槽201上部，并填充进所述微沟槽403。具体的，多个所述有源区10呈阵列型排布，并界定出多个隔离区20，通过所述隔离区20将所述有源区10进行隔离，避免有源区10之间相互影响。进一步的，在所述有源区10内包括栅极103、源极掺杂区101和漏极掺杂区102。所述源极掺杂区101和漏极掺杂区102分别位于栅极103的两侧。所述隔离沟槽201形成于所述衬底1中的所述隔离区20中，位于所述字线沟槽40内的隔离沟槽201的下半区域的底部和侧壁填充有第一介质层202a，在第一介质层202a的上方填充有第二介质层202b。所述第一介质层202a对第二介质层202b的刻蚀选择比大于1，所述第一介质层202a本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：衬底；隔离沟槽，形成于所述衬底中，以在所述衬底中界定出多个有源区，所述隔离沟槽下部依次填充有第一介质层与第二介质层；多条字线沟槽，形成于所述有源区和所述隔离沟槽中，所述字线沟槽包括穿过所述有源区的栅极沟槽、穿过所述隔离沟槽的导电沟槽以及位于所述导电沟槽的底部两侧并与所述导电沟槽连通的微沟槽；栅极，形成于所述栅极沟槽中；导电层，形成于所述隔离沟槽上部，并填充进所述微沟槽。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；隔离沟槽，形成于所述衬底中，以在所述衬底中界定出多个有源区，所述隔离沟槽下部依次填充有第一介质层与第二介质层；多条字线沟槽，形成于所述有源区和所述隔离沟槽中，所述字线沟槽包括穿过所述有源区的栅极沟槽、穿过所述隔离沟槽的导电沟槽以及位于所述导电沟槽的底部两侧并与所述导电沟槽连通的微沟槽；栅极，形成于所述栅极沟槽中；导电层，形成于所述隔离沟槽上部，并填充进所述微沟槽。2.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层对所述第二介质层的刻蚀选择比大于1。3.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层包括硼磷硅玻璃，所述第二介质层包括氧化硅。4.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层位于所述隔离沟槽的侧壁和底部，所述第二介质...

【专利技术属性】
技术研发人员：巩金峰，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34