3D存储器件制造技术

本申请公开了一种3D存储器件。3D存储器件包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的第一表面和第二表面之一上的多条位线；以及位于所述叠层结构的所述第一表面和第二表面另一个上的公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。该3D存储器件采用分别位于3D存储器件堆叠结构的第一表面和第二表面的公共源线和位线，与单面布线相比，可以降低布线密度，增加布线宽度、减小寄生电阻和寄生电容，提高存储密度和访问速度，从而提高3D存储器件的良率和可靠性。

3D Memory Device

This application discloses a 3D memory device. The 3D memory device includes: a laminated structure comprising alternately stacked multiple gate conductors and multiple interlayer insulation layers; a plurality of channel pillars running through the laminated structure; a plurality of bit lines on one of the first and second surfaces of the laminated structure; and a common source line on the first and second surfaces of the laminated structure. One end of the plurality of channel columns is connected to the corresponding bit lines in the plurality of bit lines, and the other end is jointly connected to the common source line. The common source and bit lines on the first and second surfaces of the stacked structure of 3D memory devices are used in this device. Compared with single-side wiring, this device can reduce wiring density, increase wiring width, reduce parasitic resistance and parasitic capacitance, increase storage density and access speed, thereby improving the yield and reliability of 3D memory devices.

【技术实现步骤摘要】
3D存储器件
本技术涉及存储器
，更具体地，涉及3D存储器件。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供晶体管与外部电路的电连接。金属布线密度的增加将会影响3D存储器件的良率和可靠性。期望进一步改进3D存储器件的结构，以提高3D存储器件的良率和可靠性。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种3D存储器件，其中，公共源线和位线分别位于堆叠结构的第一表面和第二表面，从而降低布线密度，以提高3D存储器件的良率和可靠性。根据本技术的一方面，提供了一种3D存储器件，其特征在于，包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的第一表面和第二表面之一上的多条位线；以及位于所述叠层结构的所述第一表面和第二表面另一个上的公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。优选地，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述多条位线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述公共源线位于所述叠层结构的所述第一表面上。优选地，还包括：与所述叠层结构的所述第一表面和/或第二表面相邻的CMOS电路。优选地，还包括：导电通道，贯穿所述叠层结构；所述叠层结构的第一表面和第二表面之一上的多条位线通过所述导电通道连接至与所述第一表面和第二表面另一个相邻的CMOS电路。优选地，位于所述第一表面的所述多条位线和所述公共源线连接至与第一表面相邻的CMOS电路；位于所述第二表面的所述多条位线和所述公共源线连接至与第二表面相邻的CMOS电路。根据本技术提供的3D存储器件，采用分别位于3D存储器件堆叠结构的第一表面和第二表面的公共源线和位线，与单面布线相比，可以降低布线密度，增加布线宽度、减小寄生电阻和寄生电容，提高存储密度和访问速度，从而提高3D存储器件的良率和可靠性。在现有技术中，采用大量硅通孔(TSV，ThroughSiliconVia)和贯穿阵列接触部(TAC，ThroughArrayContacts)实现3D存储器件的双面接线。与现有技术相比，本技术实施例的3D存储器采用分别位于3D存储器件堆叠结构的第一表面和第二表面的公共源线和位线，公共源线和位线可以通过金属导线与外部电路直接连接，减少了硅通孔和贯穿阵列接触部的需求，简化了制造工艺，提高了3D存储器件的良率和可靠性。进一步地，在该3D存储器件中，采用分别位于该3D存储器件堆叠结构的上下两侧的交错分布的多条第一公共源线和多条第二公共源线，以及分别位于该3D存储器件堆叠结构的上下两侧的交错分布的多条第一位线和多条第二位线，从而可以实现交错的双面接线，与非交错的双面布线相比，交错的双面布线，可以利用位线之间的公共源线隔离二者，从而进一步减小寄生电阻和寄生电容，提高存储密度和访问速度，从而提高了3D存储器件的良率和可靠性。进一步地，在该3D存储器件中，采用分别位于该3D存储器件的上下两侧的CMOS电路，上下两侧的CMOS电路分别和上下两侧的漏极连接，不仅降低了布线密度，并且提高了3D存储器件的操作速度。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2示出根据本技术实施例的3D存储器件的透视图。图3a和3b分别示出根据本技术实施例的3D存储器件截面图。图4a至4t示出根据本技术实施例的3D存储器件制造方法的各个阶段的截面图。图5示出根据本技术第一实施例的3D存储器件截面图。图6示出根据本技术第二实施例的3D存储器件截面图。具体实施方式以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供电连接。金属布线密度的增加将会不仅加大了工艺成本和工艺复杂度，并且会产生电路短接、寄生电容增加、寄生电阻增加等问题。此外，分布在一侧的布线会导致CMOS电路复杂度的增加，从而降低3D存储器件的操作速度，影响了3D存储器件的良率和可靠性。本申请的专利技术人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件的结构。本技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本技术不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。如图1b所示，存储单元串100本文档来自技高网...

【技术保护点】
1.一种3D存储器件，其特征在于，包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的第一表面和第二表面之一上的多条位线；以及位于所述叠层结构的所述第一表面和第二表面另一个上的公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。

【技术特征摘要】
1.一种3D存储器件，其特征在于，包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的第一表面和第二表面之一上的多条位线；以及位于所述叠层结构的所述第一表面和第二表面另一个上的公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。2.根据权利要求1所述的3D存储器件，其中，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述多...

【专利技术属性】
技术研发人员：胡斌，肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：湖北,42