半导体存储器件制造技术

一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底的顶部突出；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。

Semiconductor storage device

A semiconductor memory device may include a stack structure including a plurality of insulating layers and a plurality of gate electrodes are alternately stacked on the substrate; semiconductor pattern, protruding from the top of the substrate; the vertical insulation pattern extends from the substrate along the vertical direction and through the stacked structure; and the vertical channel in the inner surface of the vertical pattern. Insulating pattern and semiconductor contact pattern, wherein the upper semiconductor pattern includes recessed regions with curved shape, and the concave area in the outer surface of the lower vertical channel pattern along the contact surface of the semiconductor pattern concave area.

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请要求2016年10月5日在韩国知识产权局提交的韩国专利申请No.10-2016-0128216的优先权，其全部内容通过引用合并于此。
本专利技术构思涉及半导体存储器件。
技术介绍
消费者的价格和性能要求对于提高集成度的半导体存储器件产生了越来越多的需求。在2D或平面半导体存储器件的情况下，由于集成度可以部分地由单位存储单元所占据的面积来确定，所以集成度可能受到微图案形成技术的等级影响。然而，由于用于图案的微型化的设备可能是昂贵的，因此会限制2D半导体存储器件的集成度。
技术实现思路
本专利技术构思提供具有改进可靠性的半导体存储器件。本专利技术构思不限于上述技术目的，并且本领域普通技术人员根据下面的描述将理解以上未提及的其它技术目的。本专利技术构思的示例实施例提供了一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上，并与下半导体图案接触，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。本专利技术构思的另一示例实施例提供了一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，在相对于衬底的竖直方向上延伸并穿透堆叠结构；和竖直沟道图案，位于竖直绝缘图案的内表面上并接触下半导体图案，其中下半导体图案包括掺杂有第一杂质的第一区域和掺杂有与衬底相同导电类型的第二杂质的第二区域。本专利技术构思的另一示例实施例提供了一种半导体存储器件，包括：衬底；堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底沿第一方向延伸；竖直沟道图案，在下半导体图案上，并且从下半导体图案的凹入区域内开始沿第一方向延伸；以及竖直绝缘图案，在竖直沟道图案和堆叠结构之间沿第一方向延伸。下半导体图案的第一区域可以包括第一杂质。在第一区域和衬底之间的下半导体图案的第二区域可以包括不同于第一杂质的第二杂质。根据本专利技术构思的示例实施例，由于半导体存储器件可以包括具有较小厚度的竖直沟道图案，所以沟道的电子迁移率可以增加，并且可以提高半导体存储器件的电特性。此外，可以抑制或防止下半导体图案在制造过程中被过度蚀刻，以减少或防止接触下半导体图案的小厚度竖直沟道图案的断开。结果，可以提供具有改进可靠性的半导体存储器件。附图说明根据结合附图给出的以下详细描述，将更清楚地理解本专利技术构思的以上和其他方面、特征和其他优点，在附图中：图1是示出了根据本专利技术构思的示例实施例的3D半导体存储单元阵列的示意电路图。图2A是示出了根据本专利技术构思的示例实施例的半导体存储器件的一部分的透视图，图2B是图2A的区域A的放大图，图2C是沿图2B的线C-C的截面图。图3A是示出了根据本专利技术构思的另一示例实施例的半导体存储器件的一部分的透视图，图3B是图3A的区域A的放大图。图4A是示出了根据本专利技术构思的另一示例实施例的半导体存储器件的一部分的透视图，图4B是图4A的区域A的放大图。图5、6、7、8、9A、10A、11A、12A、13A、14A、15、16、17、18、19和20是用于描述根据本专利技术构思的示例实施例的半导体存储器件的制造方法的截面图，图9B、10B、11B、12B、13B和14B是根据制造方法的对应图的区域A的放大图。图21A和21B分别是用于描述根据本专利技术构思的示例实施例的半导体存储器件的制造方法的横截面图和放大图。图22是示出了根据本专利技术构思的示例实施例的下半导体图案的横截面形状的图，图23是示出了根据比较示例的下半导体图案的截面形状的图。图24是示出了依赖于施加到图22的示例实施例和图23的比较示例的栅电压的电流的曲线图，图25是示出了最差导通单元电流特性的曲线图。图26是示意性地示出了根据本专利技术构思的示例实施例的包括半导体存储器件的电子系统的一个示例的框图，图27是示意性地示出了根据本专利技术构思的示例实施例的包括半导体存储器件的存储卡的一个示例的框图。具体实施方式图1是示出了根据本专利技术构思的示例实施例的3D半导体存储单元阵列的示意电路图。参照图1，存储单元阵列可以包括沿竖直方向延伸的多个单元串CS11、CS12、CS21和CS22。这多个单元串可以具有竖直结构，在该竖直结构中该多个单元串沿与形成有该多个单元串的衬底的平面相垂直的方向(例如，z方向)延伸。该多个单元串CS11、CS12、CS21和CS22可以分别包括串联连接的接地选择晶体管GST，多个存储单元晶体管MC1、MC2、...、MC6和串选择晶体管SST。在图1中，示出了每个单元串CS11、CS12、CS21和CS22具有一个串选择晶体管SST，但是本专利技术构思不限于此。此外，示出了每个单元串CS11、CS12、CS21和CS22具有6个存储单元晶体管MC1、MC2、...、MC6，但是每个单元串CS11、CS12、CS21和CS22可以包括至少8个存储单元晶体管MCx，而本专利技术构思不限于此。该多个单元串CS11、CS12、CS21和CS22可以按矩阵布置并连接。每个单元串CS11、CS12、CS21和CS22的串选择晶体管SST可以与对应位线BTL1和BTL2连接。例如，共同连接到第一位线BTL1的单元串CS11和CS21可以沿着第一列排列，并且共同连接到第二位线BTL2的单元串CS12和CS22可以沿第二列排列。每个单元串CS11、CS12、CS21和CS22的串选择晶体管SST可以与串选择线SSL1和SSL2连接。例如，共同连接到第一串选择线SSL1的单元串CS11和CS12可以沿着第一行排列，并且共同连接到第二串选择线SSL2的单元串CS21和CS22可以沿第二行排列。每个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST可以与接地选择线GSL连接。公共源极线CSL可以与每个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST连接。位于相同高度的存储单元晶体管MC1、MC2、...、MC6可以分别连接到位于相同高度的字线WL1、WL2、...、WL6。例如，与接地选择晶体管GST连接的第一存储单元晶体管MC1可以通过第一字线WL1与相邻列的第一存储单元晶体管MC1连接。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。此外，设置在公共源极线CSL与位线BTL1和BTL2之间的接地选择线GSL，多条字线WL1、WL2、...、WL6以及串选择线SSL1和SSL2可以分别用作接地选择晶体管GST，存储单元晶体管MC1、MC2、...、MC6和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MC1、MC2、...、MC6可以包括数据存储元件。在下文中，将参照图2A和2B描述根据本专利技术构思的示例实施例的半导体存储器件。图2A是示出了根据本专利技术构思的示例实施例的半导体存储器件的一部分的透视图，图2B是图2A的区域A的放大图，图2C是沿图2B的线C-C的截面图。参照图2A和2B，根据示例实施例的半导体存储器件可以包括含有半导体材料本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括凹入区域，所述凹入区域包括曲面形外形，以及在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。

【技术特征摘要】
2016.10.05 KR 10-2016-01282161.一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括凹入区域，所述凹入区域包括曲面形外形，以及在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。2.根据权利要求1所述的半导体存储器件，其中：下半导体图案的上部的宽度随着距衬底的距离增加而减小。3.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案具有实质上相同的厚度。4.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案的底部的第一高度高于所述多个栅电极中位于所述多个栅电极的最下端的栅电极的顶表面的第二高度。5.根据权利要求1所述的半导体存储器件，其中，下半导体图案的上表面倾斜，使得下半导体图案的上表面的更靠近竖直沟道图案的第一部分比下半导体图案的上表面的距竖直沟道图案更远的第二部分靠近衬底。6.根据权利要求1所述的半导体存储器件，其中，竖直绝缘图案包括：隧道绝缘层，接触竖直沟道图案的表面；电荷存储层，位于隧道绝缘层与堆叠结构之间；和阻挡绝缘层，位于电荷存储层与堆叠结构之间，其中隧道绝缘层、电荷存储层和阻挡绝缘层中的每一个包括沿相对于衬底的竖直方向延伸的竖直部分，以及其中阻挡绝缘层和电荷存储层中的每一个包括与竖直部分连接并在下半导体图案上延伸的突起。7.根据权利要求6所述的半导体存储器件，其中：隧道绝缘层的竖直部分的内表面、电荷存储层的突起的侧表面和竖直沟道图案与阻挡绝缘层的突起的侧表面相接触的外表面是共面的。8.根据权利要求1所述的半导体存储器件，其中：竖直绝缘图案的平面内边缘与竖直沟道图案的平面外边缘共面。9.根据权利要求1所述的半导体存储器件，其中，凹入区域穿透下半导体图案的上部。10.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案的接触竖直绝缘图案的上部具有第一厚度，其中凹入区域中竖直沟道图案的下部具有第二厚度，并且其中第二厚度大于第一厚度。11.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案的下部包括弯曲外表面。12.一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，沿相对于衬底的竖直方向延伸并穿透堆叠结构；和竖直沟道图案，位于竖直绝缘图案的内表面上并接触下半导体图案，其中下半导体图案包括：掺杂有第一杂质的第一区域，以及掺杂有与衬底相同导电性的第二杂质的第二区域。13.根据权利要求12所述的半导体...

【专利技术属性】
技术研发人员：金成吉，崔至薰，金东谦，卢镇台，金智美，金泓奭，南泌旭，安宰永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR