具有外围晶体管的外延半导体基座的三维存储器器件制造技术

提供了一种制造存储器器件的方法，所述方法包括在半导体基板之上形成绝缘体层和间隔体材料层的第一交替堆叠体，蚀刻所述第一交替堆叠体以暴露单晶半导体材料，在所述单晶半导体材料上形成第一外延半导体基座，使得所述第一外延半导体基座与所述单晶半导体材料外延对齐，通过所述第一交替堆叠体形成存储器堆叠结构的阵列，以及在所述第一外延半导体基座之上形成至少一个半导体器件。

Three dimensional memory device for epitaxial semiconductor base with peripheral transistors

To provide a method of manufacturing a memory device, the method includes forming an insulator layer and a spacer material layer are alternately stacked in the first body on a semiconductor substrate, etching the first alternate stack to expose the single crystal semiconductor material, forming a first epitaxial semiconductor base on the monocrystalline semiconductor material, so that the first epitaxial semiconductor the base and the single crystal semiconductor epitaxial alignment by the first alternate stack array memory stack structure, and formed on the first epitaxial semiconductor base at least one semiconductor device.

【技术实现步骤摘要】
【国外来华专利技术】具有外围晶体管的外延半导体基座的三维存储器器件
本公开总体涉及三维半导体器件的领域，更具体地，涉及包括外围器件的三维存储器器件及其制造方法。
技术介绍
需要外围器件来控制三维存储器器件中的各种存储器元件的操作。随着三维存储器器件中的堆叠体的数量的增加，用于提供与外围器件的电接触的接触通孔结构的高度增加。接触通孔结构的高度上的这种增加使得难以为外围器件形成可靠的接触通孔结构。
技术实现思路
根据本公开的方面，一种制造存储器器件的方法包括在基板的单晶半导体表面之上形成绝缘体层和间隔体材料层的交替堆叠体，以及通过图案化所述交替堆叠体来形成阶梯式表面。所述单晶半导体表面在所述交替堆叠体的所有层被移除的区域中被暴露。所述方法还包括，在形成所述阶梯式表面之后，分别在所述半导体基板的半导体表面之上和所述阶梯式表面之上形成外延半导体基座和电介质材料部分。所述外延半导体基座与所述半导体基板的单晶半导体表面外延对齐。所述方法还包括通过所述交替堆叠体的剩余部分形成存储器堆叠结构的阵列，以及在所述外延半导体基座上形成至少一个半导体器件。根据本公开的另一方面，一种存储器器件包括：位于半导体基板之上的导电层和绝缘体层的交替堆叠体；位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述交替堆叠体延伸；叠盖所述交替堆叠体的阶梯式表面的电介质材料部分；具有基本上垂直的侧壁的外延半导体基座，所述外延半导体基座与所述半导体基板中的单晶基板半导体材料外延对齐；以及位于所述外延半导体基座的顶表面上的至少一个半导体器件。根据本公开的又一方面，提供了一种制造存储器器件的方法。所述方法包括在半导体基板之上形成绝缘体层和间隔体材料层的第一交替堆叠体，蚀刻所述第一交替堆叠体以暴露单晶半导体材料，在所述单晶半导体材料上形成第一外延半导体基座，其中所述第一外延半导体基座与所述单晶半导体材料外延对齐，通过所述第一交替堆叠体形成存储器堆叠结构的阵列，在所述第一外延半导体基座上形成第二外延半导体基座，其中所述第一外延半导体基座和所述第二外延半导体基座彼此外延对齐，以及在所述第一外延半导体基座至少形成至少一个半导体器件。根据本公开的又一方面，提供了一种存储器器件，其包括位于半导体基板之上的至少一个交替堆叠体，其中所述至少一个交替堆叠体中的每一个包括导电层和绝缘体层，所述导电层和所述绝缘体层沿着垂直于所述半导体基板的顶表面的方向交替，并且在接触区域中包括阶梯式表面；位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述至少一个交替堆叠体的整体延伸；附加的绝缘层和间隔体材料层的至少一个附加的交替堆叠体，其中所述间隔体材料层与所述导电层的组分不同；位于所述至少一个附加的交替堆叠体中的至少一个外延半导体基座，其中所述至少一个外延半导体基座中的每一个与所述半导体基板的单晶基板半导体材料外延对齐；以及位于所述至少一个外延半导体基座上的至少一个半导体器件。附图说明图1是根据本公开的第一实施例的在基板之上形成交替层、绝缘帽层和平坦化停止层的堆叠体之后的第一示范性结构的垂直截面图。图2是根据本公开的第一实施例的在形成阶梯式台阶之后的第一示范性结构的垂直截面图。图3是根据本公开的第一实施例的在外围器件区域中形成外延半导体基座之后的第一示范性结构的垂直截面图。图4是根据本公开的第一实施例的在沉积电介质填充材料层之后的第一示范性结构的垂直截面图。图5是根据本公开的第一实施例的在形成电介质材料部分之后的第一示范性结构的垂直截面图。图6是根据本公开的第二实施例的在形成电介质填充材料层之后的第二示范性结构的垂直截面图。图7是根据本公开的第二实施例的在形成电介质材料部分之后的第二示范性结构的垂直截面图。图8是根据本公开的第二实施例的在移除电介质材料部分的区域之后的第二示范性结构的垂直截面图。图9是根据本公开的第二实施例的在形成外延半导体部分之后的第二示范性结构的垂直截面图。图10A是根据本公开的第二实施例的在形成存储器开口和外延通道部分之后的第一示范性结构和第二示范性结构的俯视图。图10B是沿着垂直平面B–B’的图10A的示范性结构的垂直截面图。图10C是沿着垂直平面C–C’的图10A的示范性结构的垂直截面图。图10D是沿着垂直平面B–B’的图10A的示范性结构的垂直截面图。图11A是根据本公开的实施例的在形成存储器堆叠结构和背侧接触结构之后的第一示范性结构或第二示范性结构的俯视图。图11B是沿着垂直平面B–B’的图11A的示范性结构的垂直截面图。图11C是沿着垂直平面C–C’的图11A的示范性结构的垂直截面图。图11D是沿着垂直平面B–B’的图11A的示范性结构的垂直截面图。图12A是根据本公开的实施例的在形成外围器件之后的第一示范性结构或第二示范性结构的俯视图。图12B是沿着垂直平面B–B’的图12A的示范性结构的垂直截面图。图12C是沿着垂直平面C–C’的图12A的示范性结构的垂直截面图。图12D是沿着垂直平面D–D’的图12A的示范性结构的垂直截面图。图12E是沿着垂直平面E–E’的图12A的示范性结构的垂直截面图。图13是根据本公开的第三实施例的在形成第一交替堆叠体之后的第三示范性结构的垂直截面图。图14是根据本公开的第三实施例的在形成第一阶梯式台阶之后的第三示范性结构的垂直截面图。图15是根据本公开的第三实施例的在沉积第一电介质填充材料层之后的第三示范性结构的垂直截面图。图16是根据本公开的第三实施例的在形成第一电介质填充材料部分之后的第三示范性结构的垂直截面图。图17是根据本公开的第三实施例的在图案化第一电介质填充材料部分以物理暴露单晶半导体层的顶表面之后的第三示范性结构的垂直截面图。图18是根据本公开的第三实施例的在形成第一外延半导体基座之后的第三示范性结构的垂直截面图。图19是根据本公开的第三实施例的在形成第一存储器开口之后的第三示范性结构的垂直截面图。图20是根据本公开的第三实施例的在形成牺牲填充结构之后的第三示范性结构的垂直截面图。图21是根据本公开的第三实施例的在形成第二交替堆叠体之后的第三示范性结构的垂直截面图。图22是根据本公开的第三实施例的在形成第二阶梯式台阶和第二电介质填充材料部分之后的第三示范性结构的垂直截面图。图23是根据本公开的第三实施例的在形成第二外延半导体基座之后的第三示范性结构的垂直截面图。图24是根据本公开的第三实施例的在形成第二存储器开口之后的第三示范性结构的垂直截面图。图25是根据本公开的第三实施例的在形成堆叠间存储器开口之后的第三示范性结构的垂直截面图。图26A是根据本公开的第三实施例的在形成存储器堆叠结构之后的第三示范性结构的俯视图。图26B是沿着图26A中的线B-B’的图26A的第三示范性结构的垂直截面图。图27是根据本公开的第三实施例的在形成第一外延半导体基座之后、形成第一电介质材料填充部分之前的第三示范性结构的替代实施例的垂直截面图。图28A–28D是根据本公开的实施例的第一、第二或第三示范性结构的替代配置的顺序直截面图。图29A是图28D的替代配置的示意俯视图，其中示出了选定的元件。图29B是沿着垂直平面B–B’的图29A的结构的垂直截面图。图29C是沿着垂直平面C–C’的图29A的结构的垂直截面图。具体实施本文档来自技高网...

【技术保护点】
一种制造存储器器件的方法，包括：在基板的单晶半导体表面之上形成绝缘体层和间隔体材料层的交替堆叠体；通过图案化所述交替堆叠体形成阶梯式表面，其中所述单晶半导体表面在所述交替堆叠体的所有层被移除的区域中被暴露；在形成所述阶梯式表面之后，分别在所述半导体基板的半导体表面之上和所述阶梯式表面之上形成外延半导体基座和电介质材料部分，其中所述外延半导体基座与所述基板的单晶半导体表面外延对齐；通过所述交替堆叠体的剩余部分形成存储器堆叠结构的阵列；以及在所述外延半导体基座上形成至少一个半导体器件。

【技术特征摘要】
【国外来华专利技术】2015.08.21 US 14/832,579;2016.01.13 US 14/995,0171.一种制造存储器器件的方法，包括：在基板的单晶半导体表面之上形成绝缘体层和间隔体材料层的交替堆叠体；通过图案化所述交替堆叠体形成阶梯式表面，其中所述单晶半导体表面在所述交替堆叠体的所有层被移除的区域中被暴露；在形成所述阶梯式表面之后，分别在所述半导体基板的半导体表面之上和所述阶梯式表面之上形成外延半导体基座和电介质材料部分，其中所述外延半导体基座与所述基板的单晶半导体表面外延对齐；通过所述交替堆叠体的剩余部分形成存储器堆叠结构的阵列；以及在所述外延半导体基座上形成至少一个半导体器件。2.如权利要求1所述的方法，其中所述外延半导体基座在形成所述电介质材料部分之前通过选择性外延工艺形成。3.如权利要求2所述的方法，还包括：在所述交替堆叠体之上形成平坦化停止层；在形成所述阶梯式表面之前图案化所述平坦化停止层；将电介质材料沉积在所述图案化的平坦化停止层、所述阶梯式表面和所述外延半导体基座之上；以及使用所述外延半导体基座和所述平坦化停止层作为停止结构来平坦化所述电介质材料，以形成所述电介质材料部分。4.如权利要求1所述的方法，其中所述电介质材料部分在形成所述外延半导体基座之前通过沉积和图案化电介质材料来形成。5.如权利要求4所述的方法，其中所述外延半导体基座通过以下方式形成：进行形成下部外延半导体基座部分的第一外延半导体沉积工艺；以及进行形成上部外延半导体基座部分的第二外延半导体沉积工艺，其中所述下部外延半导体基座部分和上部外延半导体基座部分共同构成所述外延半导体基座。6.如权利要求5所述的方法，还包括：在所述第一外延半导体沉积工艺之后和所述第二外延半导体沉积工艺之前，通过所述交替堆叠体的剩余部分形成多个存储器开口；以及在形成所述上部外延半导体基座部分的所述第二外延半导体沉积工艺期间，在所述多个存储器开口中形成外延通道部分的阵列。7.如权利要求6所述的方法，其中形成所述存储器堆叠结构的阵列包括在外延通道部分的阵列上的相应的存储器开口中形成所述存储器堆叠结构的阵列。8.如权利要求1所述的方法，还包括：在所述交替堆叠体之上形成平坦化停止层；以及采用所述平坦化停止层作为停止层来平坦化所述外延半导体基座的最顶表面。9.如权利要求1所述的方法，其中:在所述外延半导体基座上形成至少一个半导体器件包括在所述外延半导体基座上形成所述存储器器件的驱动电路的至少一个晶体管；以及所述外延半导体基座具有基本垂直的侧壁。10.如权利要求9所述的方法，其中所述外延半导体基座侧壁没有阶梯式结构。11.如权利要求1所述的方法，其中每个存储器堆叠结构包括：存储器薄膜，其包括隧穿电介质、至少一个电荷存储区域和阻挡电介质；以及垂直半导体通道，其与所述存储器薄膜的内表面接触，并叠盖所述基板的单晶半导体表面重叠。12.如权利要求11所述的方法，还包括：通过所述阶梯式表面形成多个虚设开口；在形成所述存储器堆叠结构的阵列的同时，在所述多个虚设开口中形成多个虚设存储器堆叠结构；以及形成与所述存储器堆叠结构的阵列电接触的多个位线，使得所述多个虚设存储器堆叠结构不与所述多个位线电接触。13.如权利要求12所述的方法，还包括：移除所述间隔体材料层，以使用所述多个虚设存储器堆叠结构作为支撑柱来形成多个凹陷；以及在所述多个凹陷中形成包括所述存储器器件的控制栅电极的导电材料层。14.如权利要求1所述的方法，其中：所述间隔体材料层被设置为导电层，或被替换为导电层；并且所述方法还包括通过所述电介质材料部分形成接触通孔结构到相应的导电层。15.如权利要求1所述的方法，其中：所述存储器器件包括单片三维NAND存储器器件；所述基板包括硅基板；所述单片三维NAND存储器器件包括所述硅基板之上的单片三维NAND串的阵列；所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；所述硅基板包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动电路；并且每个NAND串包括：半导体通道，其中所述半导体通道的至少一个端部部分基本上垂直于所述硅基板的顶表面延伸；多个电荷存储元件，每个电荷存储元件位于相应的半导体通道附近；以及多个控制栅电极，其具有基本上平行于所述半导体基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。16.一种存储器器件，包括：位于半导体基板之上的导电层和绝缘体层的交替堆叠体；位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述交替堆叠体延伸；叠盖所述交替堆叠体的阶梯式表面的电介质材料部分；具有基本上垂直的侧壁的外延半导体基座，所述外延半导体基座与所述半导体基板中的单晶基板半导体材料外延对齐；以及位于所述外延半导体基座的顶表面上的至少一个半导体器件。17.如权利要求16所述的存储器器件，其中；所述外延半导体基座具有的顶表面在与所述电介质材料部分的顶表面相同的水平平面内；所述电介质材料部分和所述外延半导体基座之间的整个接触区域在相同的垂直平面内；所述外延半导体基座的基本上垂直的侧壁没有阶梯式表面；并且所述至少一个半导体器件包括位于所述存储器器件的外围区域中的所述存储器器件的驱动电路的场效应晶体管。18.如权利要求17所述的存储器器件，还包括；漏极区域的阵列，其接触所述存储器堆叠结构的阵列内的相应的半导体通道；以及位于所述交替堆叠体之上的平坦化停止层，其中所述平坦化停止层的顶表面与所述电介质材料部分的顶表面共面。19.如权利要求16所述的存储器器件，还包括外延通道部分的阵列，其位于所述存储器堆叠结构的阵列的下面，并具有与所述外延半导体基座的至少上部部分相同的材料组分。20.如权利要求16所述的存储器器件，其中所述外延半导体基座包括上部外延半导体基座部分和下部外延半导体基座部分，所述下部外延半导体基座部分包括与所述上部半导体基座部分不同的半导体材料。21.如权利要求16所述的存储器器件，还包括：接触通孔结构，其通过所述电介质材料部分延伸并接触相应的导电层；通过所述阶梯式表面延伸的多个虚设开口；位于所述多个虚设开口中的多个虚设存储器堆叠结构；以及与所述存储器堆叠结构的阵列电接触的多个位线，其中所述多个虚设存储器堆叠结构不与所述多个位线电接触。22.如权利要求16所述的存储器器件，其中：所述存储器器件包括单片三维NAND存储器器件；所述半导体基板包括硅基板；所述单片三维NAND存储器器件包括在所述硅基板之上的单片三维NAND串的阵列；所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；所述硅基板包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动电路；并且每个NAND串包括：半导体通道，其中所述半导体通道的至少一个端部部分基本上垂直于所述硅基板的顶表面延伸；多个电荷存储元件，每个电荷存储元件位于相应的半导体通道附近；以及多个控制栅电极，其具有基本上平行于所述半导体基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。23.一种制造存储器器件的方法，包括：在半导体基板之上形成绝缘体层和间隔体材料层的第一交替堆叠体；蚀刻所述第一交替堆叠体以暴露单晶半导体材料；在所述单晶半导体材料上形成第一外延半导体基座，其中所述第一外延半导体基座与所述单晶半导体材料外延对齐；通过所述第一交替堆叠体形成存储器堆叠结构的阵列；在所述第一外延半导体基座上形成第二外延半导体基座，其中所述第一外延半导体基座和所述第二外延半导体基座彼此外延对齐；以及在所述第一外延半导体基座和所述第二外延半导体基座之上形成至少一个半导体器件。24.如权利要求23所述的方法，还包括：通过图案化所述第一交替堆叠体在所述第一交替堆叠体的侧面中形成阶梯式表面；通过在所述阶梯式表面之上沉积电介质材料来形成电介质材料部分，并且在形成所述第一外延半导体基座之前从所述单晶半导体材料的上方移除所沉积的电介质材料的一部分；以及平坦化沉积的第一外延半导体材料以形成第一外延半导体基座，所述第一外延半导体基座具有的顶表面与所述电介质材料部分的顶表面在相同的水平平面内。25.如权利要求23所述的方法，还包括：在形成所述第一外延半导体基座的步骤之后，通过图案化所述...

【专利技术属性】
技术研发人员：Z卢，D毛，K宫田，J有吉，J阿尔斯梅尔，G马塔米斯，W史，J许，X胡，A林，J余，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US