包括非圆形形状的沟道图案的非易失性半导体器件制造技术

一种非易失性存储结构包括：水平地延伸的基板；从基板竖直地延伸的填充绝缘图案；多个有源沟道图案，绕填充绝缘图案的周边以Z字形图案从基板竖直地延伸，每个有源沟道图案具有相应的非圆形形状的水平截面；以及多条栅线的竖直堆叠，每个竖直堆叠绕填充绝缘图案和多个有源沟道图案水平地延伸。

Non volatile semiconductor devices including non circular groove patterns

A non volatile storage structure: the substrate extending horizontally extending vertically from the substrate; the insulation pattern; a plurality of active channel pattern, the surrounding pattern extends from around the insulating substrate vertically with Z shaped pattern, each active channel pattern has a corresponding non circular horizontal section; and a plurality of gate lines are vertically stacked, each vertically stacked around the insulating patterns and a plurality of active channel pattern extending horizontally.

【技术实现步骤摘要】
包括非圆形形状的沟道图案的非易失性半导体器件
本专利技术构思的实施方式涉及半导体器件，更具体地，涉及垂直存储器件以及制造该垂直存储器件的方法。
技术介绍
半导体器件已经被高度地集成以提供优良性能和低制造成本。具体地，存储器件的集成密度可以是确定其成本的一个重要因素。传统的二维(2D)半导体存储器件的集成密度可以主要地由单位存储单元占据的面积确定。因此，传统的2D半导体存储器件的集成密度可以受形成精细图案的技术影响。然而，因为可能需要极高价的装置来形成精细图案，所以2D半导体存储装置的集成密度可能受到限制。
技术实现思路
根据本专利技术构思的实施方式，提供了一种非易失性存储结构，其包括：水平地延伸的基板；从基板竖直地延伸的填充绝缘图案；多个有源沟道图案，绕填充绝缘图案的周边以Z字形图案从基板竖直地延伸，每个有源沟道图案具有相应的非圆形形状的水平截面；以及多条栅线的竖直堆叠，每个竖直堆叠绕填充绝缘图案和多个有源沟道图案水平地延伸。根据本专利技术构思的另一实施方式，提供了一种非易失性存储结构，其包括：水平地延伸的基板；绝缘图案，从基板竖直地延伸，所述绝缘图案限定周边侧壁，该周边侧壁包括多个向外弯曲的部分和在所述向外弯曲的部分之间的线形部分；以及多个有源沟道图案，在周边侧壁内部从基板竖直地延伸，其中每个有源沟道图案凹进到周边侧壁的相应的向外弯曲的部分中。根据本专利技术构思的又一实施方式，提供了一种非易失性存储结构，其包括：水平地延伸的基板；绝缘图案，从基板竖直地延伸，所述绝缘图案限定周边侧壁，该周边侧壁包括向外弯曲的部分和在向外弯曲的部分之间的线形部分；以及栅电极，与周边侧壁的外部一致并且不在周边侧壁内部。附图说明图1是示出根据本专利技术构思的一些实施方式的半导体器件的示意性框图。图2是示出图1的存储单元阵列的示意性框图。图3是示出根据本专利技术构思的一些实施方式的半导体器件的单元阵列的示意性电路图。图4是示出根据本专利技术构思的一些实施方式的半导体器件的透视图。图5A是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图5B是沿图5A的线A-A'截取的剖视图。图5C显示沿图5A的线B-B'和C-C'截取的剖视图。图6A至6I是示出根据本专利技术构思的一些实施方式的沟道图案的俯视图。图7A至7C是图5B的区域‘M’的放大图。图8A至13A是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的俯视图。图8B至13B分别是沿图8A至13A的线A-A'截取的剖视图。图8C至13C分别是沿图8A至13A的线B-B'截取的剖视图。图14A是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图14B是沿图14A的线A-A'截取的剖视图。图14C显示沿图14A的线B-B'和C-C'截取的剖视图。图15A至19A是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的俯视图。图15B至19B分别是沿图15A至19A的线A-A'截取的剖视图。图15C至19C分别是沿图15A至19A的线B-B'截取的剖视图。图20A至20D是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。具体实施方式图1是示出根据本专利技术构思的一些实施方式的半导体器件的示意性框图。参考图1，根据本专利技术构思的一些实施方式的半导体器件105可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出(I/O)电路40和控制逻辑50。半导体器件105可以是半导体存储器件。存储单元阵列10可以通过多条字线WL连接到地址解码器20，并且可以通过多条位线BL连接到读/写电路30。存储单元阵列10可以包括多个存储单元。例如，存储单元阵列10可以配置为在每个存储单元中存储一个或更多位。地址解码器20可以通过字线WL连接到存储单元阵列10。地址解码器20可以响应控制逻辑50的控制信号运行。地址解码器20可以从外部系统接收地址信号ADDR。地址解码器20可以解码接收到的地址信号ADDR的行地址信号以选择字线WL中的对应一条。此外，地址解码器20可以解码接收到的地址信号ADDR的列地址信号并且可以将已解码的列地址信号提供到读/写电路30。例如，地址解码器20可以包括行解码器、列解码器和地址缓冲器。读/写电路30可以通过位线BL连接到存储单元阵列10并且可以通过数据线DL连接到数据I/O电路40。读/写电路30可以响应控制逻辑50的控制信号运行。读/写电路30可以配置为从地址解码器20接收已解码的列地址信号。读/写电路30可以使用已解码的列地址信号选择位线BL之一。例如，读/写电路30可以从数据I/O电路40接收数据并且可以将接收到的数据写入存储单元阵列10中。读/写电路30可以从存储单元阵列10读取数据并且可以将读取的数据提供到数据I/O电路40。读/写电路30从存储单元阵列10的第一存储区读取数据，并且可以将读取的数据写入存储单元阵列10的第二存储区。例如，读/写电路30可以配置为执行回拷贝操作。读/写电路30可以包括包含页缓冲器(或页寄存器)和列选择电路的部件。或者，读/写电路30可以包括包含读出放大器、写驱动器和列选择电路的部件。数据I/O电路40可以通过数据线DL连接到读/写电路30。数据I/O电路40可以响应控制逻辑50的控制信号运行。数据I/O电路40可以与外部系统交换数据DATA。数据I/O电路40可以通过数据线DL将从外部系统接收的数据DATA传输到读/写电路30。数据I/O电路40可以将通过数据线DL从读/写电路30接收的数据DATA提供到外部系统。例如，数据I/O电路40可以包括诸如数据缓冲器的部件。控制逻辑50可以连接到地址解码器20、读/写电路30和数据I/O电路40。控制逻辑50可以控制半导体器件105的操作。控制逻辑50可以响应从外部系统传输的控制信号CTRL运行。图2是示出图1的存储单元阵列10的一实施方式的示意性框图。参考图2，存储单元阵列10可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn的每个可具有三维(3D)结构(或竖直结构)。例如，存储块BLK1至BLKn的每个可以包括在彼此相交的第一、第二和第三方向X、Y和Z上延伸的结构。例如，存储块BLK1至BLKn的每个可以包括在第三方向Z(例如竖直方向)上延伸的多个单元串。图3是示出根据本专利技术构思的一些实施方式的半导体器件的单元阵列的示意性电路图。根据本专利技术构思的一些实施方式的半导体器件可以包括公共源极线CSL、多条位线BL0至BL2以及连接在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。位线BL0至BL2可以二维地布置且多个单元串CSTR可以并联连接到位线BL0至BL2的每条。因而，单元串CSTR可以二维地布置在公共源极线CSL或基板上。单元串CSTR的每个可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL0至BL2之一的串选择晶体管SST、以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以按所述顺序彼此串联连接。设置在公共源极线CSL与位线BL0至BL2之间的接地选择线GSL、多条字线WL0至WL3和串选择线SSL0至SSL2可以分别被用作接地选本文档来自技高网...

【技术保护点】
一种非易失性存储结构，包括：水平地延伸的基板；从所述基板竖直地延伸的填充绝缘图案；多个有源沟道图案，绕所述填充绝缘图案的周边以Z字形图案从所述基板竖直地延伸，所述有源沟道图案的每个具有相应的非圆形形状的水平截面；以及多条栅线的竖直堆叠，每个竖直堆叠绕所述填充绝缘图案和所述多个有源沟道图案水平地延伸。

【技术特征摘要】
2016.04.11 KR 10-2016-0044395;2017.03.23 US 15/4671.一种非易失性存储结构，包括：水平地延伸的基板；从所述基板竖直地延伸的填充绝缘图案；多个有源沟道图案，绕所述填充绝缘图案的周边以Z字形图案从所述基板竖直地延伸，所述有源沟道图案的每个具有相应的非圆形形状的水平截面；以及多条栅线的竖直堆叠，每个竖直堆叠绕所述填充绝缘图案和所述多个有源沟道图案水平地延伸。2.根据权利要求1所述的非易失性存储结构，其中每个各自的非圆形形状的水平截面至少包括用于限定所述非圆形形状的水平截面的第一部分和第二部分。3.根据权利要求1所述的非易失性存储结构，其中每个非圆形形状的水平截面包括弯曲侧壁。4.根据权利要求3所述的非易失性存储结构，其中所述非圆形形状的水平截面还包括与所述弯曲侧壁相反的自对准侧壁。5.根据权利要求4所述的非易失性存储结构，其中所述非圆形形状的水平截面的所述自对准侧壁与所述填充绝缘图案的所述周边的相邻于所述自对准侧壁的线形部分自对准。6.根据权利要求1所述的非易失性存储结构，其中所述有源沟道图案中的跨所述填充绝缘图案直接相邻的有源沟道图案相互偏移。7.根据权利要求1所述的非易失性存储结构，其中所述多条栅线的竖直堆叠不在所述填充绝缘图案的所述周边内部。8.根据权利要求5所述的非易失性存储结构，其中所述自对准侧壁是线形的。9.根据权利要求5所述的非易失性存储结构，其中所述自对准侧壁与所述弯曲侧壁被不同地弯曲。10.一种非易失性存储结构，包括：水平地延伸的基板；绝缘图案，从所述基板竖直地延伸，所述绝缘图案限定周边侧壁，该周边侧壁包括多个向外弯曲的部分和在所述向外弯曲的部分之间的线形部分；以及多个有源沟道图案，在所述周边侧壁内部从所述基板竖直地延伸，其中每个有源沟道图案凹进到所述周边侧壁的相应的向外弯曲的部分中。11.根据权利要求10所述的非易失性存储结构，其中每个有源沟道图案包括沿着所述周边侧壁的相应的向外弯曲的部分的弯曲侧壁。12.根据权利要求11所述的非易失性存储结构，其中所述多个有源沟道图...

【专利技术属性】
技术研发人员：孙龙勋，崔汉枚，黄棋铉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR