分栅快闪存储器及避免其编程串扰失效的方法技术

本发明专利技术提供了一种分栅快闪存储器及避免其编程串扰失效的方法，包括：提供管芯，所述管芯包括衬底、形成于所述衬底上的隧穿氧化层；在所述隧穿氧化层表面形成字线层，所述字线层的厚度H0＝H1+ΔH，其中，H1为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H2与实际的字线层厚度H3的差值。本发明专利技术所提供的分栅快闪存储器及避免其编程串扰失效的方法，通过数据分析分析出制程监控测试中量测的字线层厚度与实际字线层厚度之间的差值，让字线层在形成时，补偿这一差值，使字线层的厚度达到所需要的要求，从而避免分栅快闪存储器由于字线层厚度过薄而出现编程串扰失效。

Split gate flash memory and method to avoid programming crosstalk failure

The invention provides a split gate flash memory and the method of avoiding failure, its programming interference comprises: providing a tube core, the tube core comprises a substrate, is formed on the substrate of the tunneling oxide layer; in the tunneling oxide layer formed on the surface of the word line layer, the thickness of the H0 layer of the word line the delta H = H1+, wherein, the thickness of word line layer H1 needed for the process set formed by the difference of word line thickness H2 and the actual word line H for process monitoring test to measure the thickness of H3. Split gate flash memory provided by the invention and the method of avoiding failure of its programming crosstalk, through the analysis of the data analysis of the difference between the word line process monitoring test in measuring thickness and the actual thickness of the word line, let the word line layer is formed, compensate for this difference, the word line thickness to reach the requirements, so as to avoid a split gate flash memory due to word line thickness is too thin and the emergence of programming crosstalk failure.

【技术实现步骤摘要】
分栅快闪存储器及避免其编程串扰失效的方法
本专利技术涉及半导体制造领域，特别涉及一种避免分栅快闪存储器及避免其编程串扰失效的方法。
技术介绍
随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后数据丢失的问题，为了克服该问题，人们已经设计并开发了多组快闪存储器，基于分栅概念的闪存由于具有较少的单元尺寸和良好的工作性能成为较为通用的快闪存储器。快闪存储器包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)器件。其中，分栅器件在浮栅的一侧形成作为擦除栅极的字线，字线作为选择栅，在擦写性能上，分栅器件有效的避免了叠栅器件的过擦除效应，电路设计相对简单。而且分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。在分栅快闪存储器中，字线多晶硅层的厚度和宽度影响着分栅闪存的抗干扰性能，而字线多晶硅层的宽度又与其厚度密切相关。如果字线多晶硅层的厚度过薄，会导致分栅快闪存储器出现列穿通串扰失效(columnpunch-throughdisturb)，而在生产流程中，字线多晶硅层沉积的厚度是根据PCM(ProcessControlMonitortest制程监控测试)中量测的字线多晶硅层的厚度来显示的，而由于负载效应的影响，在PCM量测出的字线多晶硅层的厚度比实际闪存单元区的字线多晶硅层的厚度要大，例如某些产品要求闪存单元区的字线多晶硅层的厚度为1500埃，如果仅仅基于PCM量测的结果1500埃，那么实际闪存单元区字线多晶硅层的厚度小于1500埃，这就导致产品实际的字线多晶硅层的厚度小于所需要的厚度，字线多晶硅层的厚度较薄，导致分栅快闪存储器出现列穿通串扰失效现象。所以亟需一种新型技术来解决上述问题。
技术实现思路
本专利技术的目的在于提供一种避免分栅快闪存储器编程串扰失效的方法，以解决现有的字线多晶硅层的厚度过薄而导致分栅快闪存储器出现列穿通串扰失效的问题。为解决上述技术问题，本专利技术提供一种避免分栅快闪存储器编程串扰失效的方法，包括：提供管芯，所述管芯包括衬底、形成于所述衬底上的隧穿氧化层；在所述隧穿氧化层表面形成字线层，所述字线层的厚度H0＝H1+ΔH，其中，H1为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H2与实际的字线层厚度H3的差值。可选的，所述管芯存储有n个二进制位，所述ΔH与所述n正相关。可选的，其特征在于，在n≦2700时，所述ΔH与所述n满足公式：ΔH＝0.0421n-43.177。可选的，其特征在于，在n>2700时，ΔH为75埃。可选的，所述ΔH的范围为0-75埃。相应的本专利技术还提供一种分栅快闪存储器，包括：衬底；形成于所述衬底上的隧穿氧化层；形成于所述隧穿氧化层表面的字线层；所述字线层的厚度H0＝H1+ΔH，其中，H1为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H2与实际的字线层厚度H3的差值。可选的，所述衬底上设有源线层和浮栅氧化层，所述浮栅氧化层表面沉积有浮栅多晶硅层，所述源线层与字线层之间设有第一侧墙，所述源线层与所述浮栅氧化层和浮栅多晶硅层之间设有第二侧墙。可选的，所述浮栅多晶硅层上设有浮栅尖端，所述浮栅尖端与所述隧穿氧化层相接触。本专利技术所提供的分栅快闪存储器及避免其编程串扰失效的方法，通过数据分析分析出制程监控测试中量测的字线层厚度与实际字线层厚度之间的差值，让字线层在形成时，补偿这一差值，使字线层的厚度达到所需要的要求，从而避免分栅快闪存储器由于字线层的厚度过薄出现编程串扰失效。附图说明图1是一种分栅式闪存器件的剖面图；图2是一种晶圆的结构示意图；图3是本专利技术一实施例中ΔH与n之间关系的拟合曲线图。图中标号：10-衬底；111-漏区；112-源区；12-源线多晶硅层；13-浮栅氧化层；14-浮栅多晶硅层；141-浮栅尖端；151-第一侧墙；152-第二侧墙；16-隧穿氧化层；17-字线层；18-字线侧墙。具体实施方式以下结合附图和具体实施例对本专利技术提出的分栅快闪存储器及避免其编程串扰失效的方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。现有的分栅快闪存储器的浮栅多晶硅层存在厚度过薄的问题，本申请的专利技术人通过长期的研究和实验，专利技术了一种新型的方法，解决了上述问题。本专利技术提供一种避免分栅快闪存储器编程串扰失效的方法，包括：S1：提供管芯，所述管芯包括衬底、形成于所述衬底上的隧穿氧化层；S2：在所述隧穿氧化层表面形成字线层，所述字线层的厚度H0＝H1+ΔH，其中，H1为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H2与实际的字线层厚度H3的差值。请参考图2，图2为一晶圆结构示意图，图中一个方块即代表一个管芯，所述管芯存储有n个二进制位。所述管芯的结构如图1所示，包括衬底10，形成于所述衬底上的源线层12、浮栅氧化层13和隧穿氧化层16，所述隧穿氧化层16表面沉积有字线层17。所述源线层12位于源区112之上，所述浮栅氧化层13表面沉积有浮栅多晶硅层14，所述浮栅多晶硅层上设有浮栅尖端141，所述浮栅尖端与所述隧穿氧化层16相接触。所述源线层12与浮栅氧化层13和浮栅多晶硅层14之间设有第二侧墙152，所述第二侧墙152将源线层12与浮栅氧化层13和浮栅多晶硅层14隔离开来。所述字线层17的一侧具有第一侧墙151，另一侧具有字线侧墙18，所述第一侧墙151将源线层12和字线层17隔离开来。对于字线层17的沉积厚度是否合乎规定要求，专利技术人认为可以在制程监控测试量测字线层的厚度，以此来判断字线层是否合乎要求。但专利技术人进一步的经过数据分析后发现，制程监控测试中量测出的字线层厚度H2比实际的字线层的厚度H3大，两者之间存在一定的差值，详见表1：表1：通过表1可知，不同产品(PartID)的ΔH(＝H2-H3)值不同，与其存储的二进制位数n正相关，图3是ΔH与n之间关系的拟合曲线图，横坐标表示n的数量(k)，纵坐标表示ΔH的值通过图3可知，在n≦2700时，所述ΔH随着n的变大而变大，满足关系式：ΔH＝0.0421n-43.177，当n>2700，ΔH值趋于饱和，达到75埃，所述ΔH的范围为0-75埃。通过上述分析可知，制程监控测试中量测出的字线层厚度H2不能准确的对应到闪存单元区中的字线层的实际厚度，即实际的字线层厚度比制程监控测试中量测出的字线层厚度小，存在差值ΔH，为了能够准确得到所需要的字线层厚度，在沉积字线层时，需要补偿这部分差值，即所需沉积的字线层厚度为H0＝H1+ΔH，其中H1为制程设定的字线层需要沉积的厚度。例如闪存单元区需要的字线层时，对于不同的产品，所沉积的厚度H0可以参照表2：表2：需要说明的是，此时的H0值为制程监控测试中量测的字线层厚度，即制程监控测试中量测的字线层厚度大于所需要的字线层厚度，只有这样才能真正得到我们所需的字线层厚度。在本实施例中，所述字线层的材料为多晶硅，在其它实施例中，所述字线层的材料还可以为掺杂的多晶硅，采用化学气相沉积工艺、物理气本文档来自技高网...

【技术保护点】
一种避免分栅快闪存储器编程串扰失效的方法，包括：提供管芯，所述管芯包括衬底、形成于所述衬底上的隧穿氧化层；在所述隧穿氧化层表面形成字线层，所述字线层的厚度H0＝H1+ΔH，其中，H1为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H2与实际的字线层厚度H3的差值。

【技术特征摘要】
1.一种避免分栅快闪存储器编程串扰失效的方法，包括：提供管芯，所述管芯包括衬底、形成于所述衬底上的隧穿氧化层；在所述隧穿氧化层表面形成字线层，所述字线层的厚度H0＝H1+ΔH，其中，H1为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H2与实际的字线层厚度H3的差值。2.如权利要求1所述的避免分栅快闪存储器编程串扰失效的方法，其特征在于，所述分栅快闪存储器存储有n个二进制位，所述ΔH与所述n正相关。3.如权利要求2所述的避免分栅快闪存储器编程串扰失效的方法，其特征在于，在n≦2700时，所述ΔH与所述n满足公式：ΔH＝0.0421n-43.177。4.如权利要求2所述的避免分栅快闪存储器编程串扰失效的方法，其特征在于，在n>2700时，ΔH为75埃。5....

【专利技术属性】
技术研发人员：徐涛，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31