垂直存储器件及其制造方法技术

公开了一种垂直存储器件及其制造方法。垂直存储器件可以包括：衬底、在衬底上的栅极堆叠结构和沟道结构、以及在栅极堆叠结构与沟道结构之间的电荷俘获结构。栅极堆叠结构包括在衬底上在垂直方向上彼此交替地堆叠使得单元区域和单元间区域在垂直方向上交替地布置的导电结构和绝缘夹层结构。沟道结构在垂直方向上穿透栅极堆叠结构。电荷俘获结构和导电结构在单元区域处限定存储单元。电荷结构被构造为选择性地存储电荷。电荷俘获结构包括在单元间区域中的用于减少在垂直方向上彼此相邻的相邻存储单元之间的联接的防联接结构。

Vertical memory components and their manufacturing methods

A vertical memory piece and a manufacturing method are disclosed. The vertical memory device can include: substrate, gate stacking structure and channel structure on the substrate, and the charge trapping structure between the gate stack structure and the channel structure. The grid stacking structure includes stacked stack alternately in the vertical direction on the substrate, so that the conductive structure and insulating sandwich structure alternately arranged in the vertical direction between the cell area and the intercell area. The channel structure penetrates the gate stacking structure in the vertical direction. The charge capture structure and the conductive structure define the storage unit at the unit area. The charge structure is constructed to selectively store the charge. The charge capture structure includes an anti join structure in the interunit area for reducing the connection between adjacent storage units adjacent to each other in the vertical direction.

【技术实现步骤摘要】
垂直存储器件及其制造方法
示例实施方式涉及垂直存储器件及其制造方法，且更具体地，涉及垂直NAND闪速存储器件和/或其制造方法。
技术介绍
为了增加NAND存储器件的存储容量，已经提出了其中多个存储单元垂直地堆叠在衬底上的垂直NAND闪速存储器件。随着垂直NAND闪速存储器件趋于小型化加之存储单元的高堆叠密度，电子扩散和串扰在垂直相邻的堆叠单元之间更加频繁地发生，这影响了垂直NAND闪速存储器件的可靠性。为了减少和/或最小化垂直堆叠单元之间的电子扩散和串扰，电荷俘获图案在垂直方向上由每个单元设置为单独的图案。随着存储单元的堆叠密度在垂直NAND闪速存储器件中增加，存储单元的垂直间隙距离缩短，结果，电荷俘获图案的高度在垂直NAND闪速存储器件中也减小。因此，电荷俘获图案中的陷阱密度对于垂直NAND闪速存储器件的每个单元是不足的，这使闪速存储器件的存储窗口尺寸响应于闪速存储器件的尺寸非常易变和不稳定。此外，相邻的堆叠单元之间的垂直间隙距离的减小通常在垂直NAND闪速存储器件中导致相邻的堆叠单元之间的电子扩散和串扰。
技术实现思路
专利技术构思的一些示例实施方式提供一种垂直存储器件，在该垂直存储器件中，单元区域中的电荷俘获图案和单元间区域中的电介质单元间图案增大以从而增加电荷俘获图案的陷阱密度并减少相邻的堆叠单元之间的串扰。专利技术构思的一些示例实施方式还提供了制造上述垂直存储器件的方法。根据专利技术构思的一些示例实施方式，一种垂直存储器件包括衬底、在衬底上的栅极堆叠结构、在衬底上的沟道结构、以及在栅极堆叠结构与沟道结构之间的电荷俘获结构。栅极堆叠结构包括导电结构和绝缘夹层结构，其可以在垂直方向上彼此交替地堆叠使得单元区域和单元间区域可以在垂直方向上交替地布置。沟道结构可以在垂直方向上穿透栅极堆叠结构。电荷俘获结构和导电结构可以在单元区域处限定存储单元。电荷俘获结构可以被构造为选择性地存储电荷。电荷俘获结构可以在单元间区域中包含防联接结构。防联接结构可以减少在垂直方向上彼此相邻的相邻存储单元之间的联接。根据专利技术构思的另外的示例实施方式，一种制造垂直存储器件的方法可以包括：在衬底上交替地堆叠绝缘夹层和牺牲层；形成穿过绝缘夹层和牺牲层的沟道孔，沟道孔部分地暴露衬底；通过部分地去除绝缘夹层而形成由绝缘夹层和牺牲层限定的单元间凹陷，单元间凹陷与沟道孔连通；沿着单元间凹陷的表面轮廓在沟道孔的侧壁上形成阻挡层和第一俘获层；在由阻挡层和第一俘获层限定的单元间凹陷中形成多晶硅图案；通过对多晶硅图案执行氧化工艺在单元间凹陷中形成防联接结构，防联接结构的介电常数小于第一俘获层的介电常数；在第一俘获层和防联接结构上形成第二俘获层；以及在第二俘获层上形成隧道绝缘层。根据专利技术构思的一些示例实施方式，电荷俘获图案可以包括在垂直方向上连续地或不连续地延伸的第一图案和第二图案。第一图案和第二图案可以在单元区域中被组合成单个组合图案，并且可以以防联接结构可被分隔图案包围的这样的构造在单元间区域中被分开成分隔图案。组合图案可以具有相对更大的厚度，分隔图案可以具有相对更小的厚度，所以单元区域中的电荷密度可以在单元区域中增大。此外，第一图案和第二图案可以在单元间区域中延长或断开，用于单元区域中的电荷俘获图案之间的电子扩散的电子路径可以延长或断开，这可以防止相邻的堆叠单元之间的电子扩散并增大电荷俘获图案的电荷密度。此外，防联接结构可以凹进单元间凹陷中并且其介电常数可以小于第一图案和第二图案的介电常数，因而垂直存储器件的相邻栅电极可以被充分地绝缘并且相邻堆叠单元之间的联接可以在垂直存储器件中被减小和/或最小化。当空气间隙可以设置于防联接结构时，防联接结构的总介电常数可以比第一图案和第二图案的介电常数小得多，从而更充分地防止垂直存储器件中的相邻堆叠单元之间的联接。因此，可以充分地提高垂直存储器件的操作可靠性和稳定性而不管存储器件的高集成度和尺寸下降。根据本专利技术构思的一些示例实施方式，一种垂直存储器件可以包括衬底、在衬底上的栅极堆叠结构、在垂直方向上穿过栅极堆叠结构延伸的沟道结构、以及围绕沟道结构的电荷俘获结构。栅极堆叠结构可以包括交替地堆叠在彼此之上的多个导电层和多个绝缘层。电荷俘获结构可以包括多个防联接结构，所述多个防联接结构在衬底之上的对应于所述多个绝缘层的高度处沿着沟道结构在垂直方向上彼此间隔开，使得防联接结构在沟道结构与所述多个绝缘层之间。附图说明通过参照附图详细描述专利技术构思的一些示例实施方式，专利技术构思的这些和另外的特征将变得更加明显，附图的：图1是示出根据专利技术构思的一些示例实施方式的垂直非易失性存储器件的透视图；图2是示出图1中所示的垂直非易失性存储器件的俯视图；图3是示出图1中所示的垂直非易失性存储器件的沿图2的线I-I’截取的剖视图；图4是图3的部分A的放大图；图5是示出图4中所示的电荷俘获结构的第一修改的剖视图；图6是示出图4中所示的电荷俘获结构的第二修改的剖视图；图7是示出图4中所示的电荷俘获结构的第三修改的剖视图；图8A至17A以及18是示出用于制造图1至4中所示的垂直存储器件的方法的工艺步骤的剖视图；图8B至17B是图8A至17A中的部分A的放大图；图19至23是示出用于形成图5中所示的电荷俘获结构的第一修改的方法的工艺步骤的剖视图；图24至28是示出用于形成图6中所示的电荷俘获结构的第二修改的方法的工艺步骤的剖视图；图29至34是示出用于形成图7中所示的电荷俘获结构的第三修改的方法的工艺步骤的剖视图。具体实施方式现在将参照附图中示出的一些示例实施方式，其中相同的附图标记可以始终指代相同的部件。图1是示出根据本专利技术构思的一些示例实施方式的垂直非易失性存储器件的透视图，图2是示出图1中所示的垂直非易失性存储器件的俯视图。图3是示出图1中所示的垂直非易失性存储器件的沿图2的线I-I’截取的剖视图。图4是图3的部分A的放大图。参照图1至4，根据专利技术构思的一些示例实施方式的垂直非易失性存储器件1000可以包括：栅极堆叠结构200，其具有在衬底100上在第一方向x上交替堆叠的导电结构和绝缘夹层结构；有源柱300，其穿透栅极堆叠结构200至衬底100并提供存储器件1000的有源区；电荷俘获结构400，其被插置在栅极堆叠结构200与有源柱300之间并选择性地俘获电荷；位线结构500，其与有源柱300接触；以及源极线结构700，其与衬底100接触。直线形的分隔沟槽ST可以在第三方向z上延伸，相邻的栅极堆叠结构200可以通过分隔沟槽ST彼此分开并且源极线结构700可以穿透分隔沟槽ST。衬底100可以包括半导体衬底，诸如硅衬底、硅-锗衬底和绝缘体上硅(SOI)衬底。SOI衬底的硅层可以包括单晶硅层或多晶硅层。分隔沟槽ST可以被成形为在第三方向z上延伸的线，所以栅极堆叠结构200可以被成形为在第三方向z上延伸的线，并且许多栅极堆叠结构200可以在第二方向y上彼此间隔开相同的间隙距离。第一绝缘图案221可以被插置在衬底100与栅极堆叠结构200之间，导电结构210和绝缘夹层结构220可以在第一方向x上交替地堆叠在第一绝缘图案221上。导电结构210可以被成形为在第三方向z上延伸的线，并且可以在第二方向y上间隔开分隔沟槽ST的宽度。例如，导电结构210可以包括本文档来自技高网...

【技术保护点】
一种垂直存储器件，包括：衬底；在所述衬底上的栅极堆叠结构，所述栅极堆叠结构包括导电结构和绝缘夹层结构，所述导电结构和所述绝缘夹层结构在垂直方向上彼此交替地堆叠使得单元区域和单元间区域在所述垂直方向上交替地布置；在所述衬底上的沟道结构，所述沟道结构在所述垂直方向上穿透所述栅极堆叠结构；以及在所述栅极堆叠结构与所述沟道结构之间的电荷俘获结构，所述电荷俘获结构和所述导电结构在所述单元区域处限定存储单元，所述电荷俘获结构被构造为选择性地存储电荷，所述电荷俘获结构包括在所述单元间区域中的防联接结构，所述防联接结构用于减小在所述垂直方向上彼此相邻的所述存储单元之间的联接。

【技术特征摘要】
2016.07.27 KR 10-2016-00957381.一种垂直存储器件，包括：衬底；在所述衬底上的栅极堆叠结构，所述栅极堆叠结构包括导电结构和绝缘夹层结构，所述导电结构和所述绝缘夹层结构在垂直方向上彼此交替地堆叠使得单元区域和单元间区域在所述垂直方向上交替地布置；在所述衬底上的沟道结构，所述沟道结构在所述垂直方向上穿透所述栅极堆叠结构；以及在所述栅极堆叠结构与所述沟道结构之间的电荷俘获结构，所述电荷俘获结构和所述导电结构在所述单元区域处限定存储单元，所述电荷俘获结构被构造为选择性地存储电荷，所述电荷俘获结构包括在所述单元间区域中的防联接结构，所述防联接结构用于减小在所述垂直方向上彼此相邻的所述存储单元之间的联接。2.根据权利要求1所述的垂直存储器件，其中所述电荷俘获结构包括阻挡图案、隧道绝缘图案和电荷俘获图案，所述阻挡图案接触所述栅极堆叠结构并在所述垂直方向上延伸，所述隧道绝缘图案具有圆筒形状，所述隧道绝缘图案包围所述沟道结构并接触所述沟道结构，所述电荷俘获图案包括用于存储电荷的多个陷阱，所述电荷俘获图案在所述阻挡图案与所述隧道绝缘图案之间，以及所述电荷俘获图案包括覆盖所述阻挡图案的第一图案和覆盖所述隧道绝缘图案的第二图案使得所述防联接结构由所述单元间区域中的所述第一图案和所述第二图案包围。3.根据权利要求2所述的垂直存储器件，其中所述栅极堆叠结构包括单元间凹陷，所述单元间凹陷由在所述垂直方向上彼此相邻的一对所述导电结构以及在彼此相邻的所述对所述导电结构之间的所述绝缘夹层结构限定，以及所述阻挡图案和所述第一图案在所述垂直方向上连续地延伸并与所述单元间凹陷的表面轮廓共形地凹入到所述单元间凹陷中。4.根据权利要求3所述的垂直存储器件，其中所述第一图案包括垂直部分、水平部分和连接部分，所述垂直部分在所述单元区域中平行于所述导电结构的侧壁在所述垂直方向上延伸，所述水平部分在所述单元间凹陷中在基本上垂直于所述垂直方向的水平方向上并且与所述导电结构的顶表面和底表面中的一个平行地延伸，以及所述连接部分与所述垂直部分和所述水平部分连接，使得所述第一图案凹进所述单元间凹陷中。5.根据权利要求4所述的垂直存储器件，其中所述第二图案包括直线图案，所述直线图案在所述垂直方向上连续地延伸并在所述单元区域中与所述第一图案的所述垂直部分接触，使得所述防联接结构在所述单元间区域中被所述直线图案以及所述第一图案的所述水平部分和所述连接部分包围。6.根据权利要求5所述的垂直存储器件，其中所述防联接结构从与所述单元间凹陷的所述表面轮廓共形的所述电荷俘获图案的中心部分凹进所述单元间凹陷中。7.根据权利要求4所述的垂直存储器件，其中，所述第二图案包括直线部分和凸起部分，所述第二图案的所述直线部分在所述单元区域中接触所述第一图案的所述垂直部分，以及所述第二图案的所述凸起部分连接到所述直线部分并在所述单元间区域中朝所述沟道结构凸出，使得所述防联接结构被所述第二图案的所述凸起部分以及所述第一图案的所述水平部分和所述连接部分包围。8.根据权利要求7所述的垂直存储器件，其中所述防联接结构包括凹入部分和突起部分，所述凹入部分从所述电荷俘获图案的中心部分凹进所述单元间凹陷中，以及所述突起部分与所述第二图案的所述凸起部分的形状共形地从所述电荷俘获图案的所述中心部分朝所述沟道结构突出。9.根据权利要求8所述的垂直存储器件，其中所述第二图案的所述凸起部分在所述单元间区域中被部分地分开，使得所述防联接结构的所述突起部分接触所述隧道绝缘图案。10.根据权利要求1所述的垂直存储器件，其中所述电荷俘获结构包括阻挡图案、隧道绝缘图案和电荷俘获图案，所述阻挡图案接触所述栅极堆叠结构并在所述垂直方向上延伸，所述隧道绝缘图案具有圆筒形状，所述隧道绝缘图案包围所述沟道结构并接触所述沟道结构，以及所述电荷俘获图案包括用于存储所述电荷的多个陷阱，所述电荷俘获图案在所述阻挡图案与所述隧道绝缘图案之间，所述电荷俘获图案包括覆盖所述阻挡图...

【专利技术属性】
技术研发人员：金森宏治，殷东锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR