用于三维存储器件的贯穿阵列触点(TAC)制造技术

公开了三维(3D)存储器件的互连结构和形成互连结构的方法的实施例。在示例中，3D NAND存储器件包括半导体衬底、设置于半导体衬底上的交替堆叠层、以及在衬底的隔离区域上的垂直延伸通过交替堆叠层的电介质结构。此外，交替堆叠层邻接电介质结构的侧壁表面，并且电介质结构由电介质材料形成。3D存储器件额外包括垂直延伸通过电介质结构和隔离区域的一个或多个贯穿阵列触点，以及垂直延伸通过交替堆叠层的一个或多个沟道结构。

【技术实现步骤摘要】
【国外来华专利技术】用于三维存储器件的贯穿阵列触点(TAC)
本公开总体上涉及半导体
，并且更具体而言涉及三维(3D)存储器件的沟道孔插塞结构及其形成方法。
技术介绍
平面存储单元已经通过电路设计、制造集成和制造工艺的改进而从一代技术到下一代技术连续缩放。然而，随着存储单元的特征尺寸连续缩小，平面存储单元的密度增大。结果，制造技术可能变得困难且成本高。三维(3D)存储器架构(例如，彼此堆叠的平面存储单元)能够解决平面存储单元的密度限制。3D存储器架构包括存储阵列和用于控制到和来自存储阵列的信号的外围器件。
技术实现思路
本文公开了3D存储器及其制造方法的实施例。根据本公开的一些实施例，3DNAND存储器件包括具有阶梯结构的交替堆叠层以及由交替堆叠层围绕的一个或多个电介质结构。交替堆叠层可以包括交替的导体和电介质层的堆叠层，并且电介质结构可以包括单个电介质层。存储器件还包括垂直延伸通过交替的导体/电介质堆叠层的多个垂直结构，以及垂直延伸通过电介质结构的多个垂直结构。例如而非限制，垂直延伸通过交替的导体/电介质堆叠层的垂直结构可以包括“沟道”结构和“缝隙”结构。垂直延伸通过电介质结构的垂直结构可以包括贯穿阵列接触结构，在本文称为“贯穿阵列触点”(“TAC”结构或“TAC”)。3DNAND存储器件的额外元件可以包括设置于每个沟道结构上的刻蚀停止层、以及具有多个第一触点的第一接触层。例如，第一触点中的每一个可以被形成为物理连接到来自阶梯结构中的每个交替的导体/电介质堆叠层的相应导体层、沟道结构的相应刻蚀停止层以及相应缝隙结构。在一些实施例中，刻蚀停止层包括多晶硅(例如，多晶硅或“poly”)、钛(Ti)、氮化钛(TiN)、钨(W)或其组合。此外，多个导体/电介质层对中的每个可以包括金属和氧化硅(SiO2)层。前述材料为示例性的而非限制性的。这样一来，可以使用其它适当的材料。在一些实施例中，存储器件包括垂直延伸通过交替的导体/电介质堆叠层的虚设(例如，电气上没有功能)沟道结构。在一些实施例中，存储器件包括第一接触层之上的第二接触层和第二接触层之上的第三接触层。第二和第三接触层包括相应的第二和第三触点。第三接触层的一些触点经由相应的第二和第一触点电连接到来自阶梯结构中的交替的导体/电介质堆叠层的导体层，并电连接到沟道和缝隙结构。在一些实施例中，第二和第三接触层形成用于3DNAND存储器件的互连网络。互连网络可以用于在3DNAND存储器件的各种部件之间传输电信号。根据本公开的一些实施例，本文公开了用于形成3DNAND存储器件的方法。例如，可以在衬底之上形成交替电介质堆叠层。交替电介质堆叠层可以包括多个电介质层对，其中，每一对包括第一电介质层和与第一电介质层不同的第二电介质层。第一阶梯结构可以接下来形成在交替电介质堆叠层中。接下来，形成沟道结构和电介质结构，二者均垂直延伸通过交替电介质堆叠层。在一些实施例中，电介质结构的电介质材料可以与交替电介质堆叠层中的第二电介质层的材料相同。牺牲刻蚀停止层可以设置在每个沟道结构上。接下来形成延伸通过交替电介质堆叠层的缝隙开口，并利用通过缝隙开口的导体层替换交替电介质堆叠层的第一电介质层，以形成多个导体/电介质层对。然后利用导体材料填充缝隙开口。此外，可以形成具有多个第一触点的第一接触层，以使得来自第一阶梯结构中的交替的导体/电介质堆叠层的每个第一导体层连接到第一触点。此外，每个沟道和缝隙结构还可以连接到第一接触层的相应第一触点。在一些实施例中，并且在形成第一接触层之前，可以利用“永久”刻蚀停止层替换每个沟道结构之上的牺牲刻蚀停止层。在一些实施例中，通过电介质结构刻蚀TAC开口并接下来利用金属填充TAC开口，以形成相应的TAC结构，TAC结构延伸通过衬底的一部分和电介质结构。在一些实施例中，TAC结构是第一接触层的部分。换言之，TAC结构可以与第一接触层同时形成。在一些实施例中，可以在第一接触层之上形成具有多个第二触点的第二接触层。第二触点可以连接到第一接触层的相应第一触点。在一些实施例中，可以在第二接触层之上形成具有多个第三触点的第三接触层。第三接触层能够经由相应的第二和第一接触层而电连接到存储器件的各种部件，包括第一阶梯结构中的交替的导体/电介质堆叠层的第一导体层、沟道结构以及缝隙结构。在一些实施例中，在形成缝隙结构之前，可以在衬底中形成掺杂区域。缝隙结构可以接触掺杂区域。在一些实施例中，永久刻蚀停止层包括多晶硅、钛、氮化钛和钨中的一种或多种。电介质结构可以包括氧化硅。多个电介质层对中的每个可以包括氧化硅层和氮化硅层。多个导体/电介质层对中的每个可以包括金属层和氧化硅层。下文参考附图详细描述了本专利技术的其它特征和优点、以及本专利技术的各种实施例的结构和操作。要指出的是，本专利技术不限于本文所述的具体实施例。本文呈现这样的实施例仅用于例示的目的。基于本文包含的教导，额外的实施例对于相关领域的技术人员而言将是显而易见的。附图说明被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。图1A-图1C在平面图中示出了根据本公开的一些实施例的3D存储器件的各种区域。图2示出了根据本公开的一些实施例的3D存储器件的截面图。图3是根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。图4-图13示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。在结合附图考虑时，从下文阐述的详细描述，本公开的特征和优点将变得更加显而易见，在所有附图中，类似附图标记标识对应的元件。在附图中，类似的附图标记通常指示相同、功能上类似和/或结构上类似的元件。此外，通常，附图标记的最左侧的数字标识附图标记第一次出现的图。除非另外指示，否则整个公开中提供的附图不应被解释为成比例的图。具体实施方式尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对本领域的技术人员显而易见的是，本公开还可以用于多种其它应用。要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在本领域技术人员的知识范围内。通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器件，包括：半导体衬底；交替堆叠层，其设置于所述半导体衬底上；电介质结构，其在所述衬底的隔离区域上并且垂直延伸通过所述交替堆叠层，其中，所述交替堆叠层邻接所述电介质结构的侧壁表面，并且所述电介质结构由电介质材料形成；一个或多个贯穿阵列触点(TAC)，其垂直延伸通过所述电介质结构和所述隔离区域；以及一个或多个沟道结构，其垂直延伸通过所述交替堆叠层。

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：半导体衬底；交替堆叠层，其设置于所述半导体衬底上；电介质结构，其在所述衬底的隔离区域上并且垂直延伸通过所述交替堆叠层，其中，所述交替堆叠层邻接所述电介质结构的侧壁表面，并且所述电介质结构由电介质材料形成；一个或多个贯穿阵列触点(TAC)，其垂直延伸通过所述电介质结构和所述隔离区域；以及一个或多个沟道结构，其垂直延伸通过所述交替堆叠层。2.根据权利要求1所述的3D存储器件，还包括：外延层，其形成在所述一个或多个沟道结构中的每一个与所述半导体衬底之间；刻蚀停止插塞，其设置于所述一个或多个沟道结构中的每一个上；阶梯结构，其设置于所述交替层中；以及一个或多个接触层，其设置于所述一个或多个TAC、所述一个或多个沟道结构以及一个或多个缝隙结构上。3.根据权利要求1所述的3D存储器件，其中，所述电介质结构邻接所述TAC的侧壁表面。4.根据权利要求1或2所述的3D存储器件，其中，所述3D存储器件是NAND3D存储器件。5.根据权利要求1所述的3D存储器件，其中，所述交替堆叠层包括电介质和导体层的交替对。6.根据权利要求5所述的3D存储器件，其中，所述电介质层包括氧化硅，并且所述导体层包括金属。7.根据权利要求5所述的3D存储器件，其中，所述导体层包括字线。8.根据权利要求1或3所述的3D存储器件，其中，所述电介质材料是氧化硅。9.根据权利要求1或3所述的3D存储器件，其中，所述电介质结构包括氧化物。10.根据权利要求1所述的3D存储器件，其中，所述电介质结构在所述3D存储器件内界定了贯穿阵列接触区域。11.根据权利要求1所述的3D存储器件，其中，所述电介质结构具有等于或小于所述隔离区域的覆盖区。12.一种用于形成3D存储器件的方法，所述方法包括：在衬底上成形隔离结构；在所述衬底上设置交替电介质堆叠层，所述交替电介质堆叠层包括第一电介质层和第二电介质层对，所述第二电介质层与所述第一电介质层不同；形成在所述交替电介质堆叠层中垂直延伸的沟道结构；在所述交替电介质堆叠层中形成开口，其中，所述开口暴露所述隔离结构；利用电介质层填充所述开口，以形成电介质结构作为所述3D存储器件的贯穿阵列接触(TAC)区域；去除所述电介质结构和所述隔离结构的部分，直到暴露所述衬底，以形成垂直延伸通过所述电介质结构和所述隔离结构的TAC开口；以及利用导体填充所述TAC开口，以在所述TAC区域中形成TAC结构，其中，所述TAC结构接触所述衬底。13.根据权利要求12所述的方法，其中，在形成所述TAC开口之前，所述方法还包括：形成在所述交替电介质堆叠层中垂直延伸的缝隙开口，其中，所述缝隙开口暴露所述衬底的掺杂区域；利用导体层通过所述一个或多个缝隙开口替换所述第二电介质层，以将所述交替电介质堆叠层转换成交替的电介质/导体层堆叠层；以及利用导体填充所述一个或多个缝隙开口，以形成在所述交替的电介质/导体层堆叠层中垂直延伸的一个或多个缝隙结构。14.根据权利要求12所述的方法，其中，在形成所述沟道结构之前，执行修剪刻蚀工艺以在所述交替电介质堆叠层中形成阶梯结构。15.根据权利要求12所述的方法，其中，去除所述交替电介质堆叠层的部分包括执行干法刻蚀工艺。16.根据权利要求12所述的方法，其中，利用所述电介质层填充所述开口包括利用化学气相沉积、等离子体增强化学气相沉积或物理气相沉积工艺来沉积所述电介质层。17.根...

【专利技术属性】
技术研发人员：陶谦，胡禺石，吕震宇，肖莉红，戴晓望，周玉婷，汤召辉，郭美澜，唐志武，魏勤香，徐前兵，刘沙沙，孙坚华，王恩博，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42