用于三维存储器器件的阵列内替换开口制造技术

牺牲材料层和绝缘层的交替堆叠形成在基底上。可以采用开口的子集来执行利用导电层替换牺牲材料层。采用开口的主要子集来在其中形成存储器堆叠结构。开口的次要子集被采用作为接入开口，用于引入蚀刻剂去除牺牲材料层以形成横向凹陷并提供用于在横向凹陷中沉积导电层的反应物。通过将接入开口分布在整个开口上并消除使用背侧沟槽来替换牺牲材料层的需要，背侧沟槽的尺寸和横向范围可以减小到足以仅容纳背侧接触通孔结构的水平。

【技术实现步骤摘要】
【国外来华专利技术】用于三维存储器器件的阵列内替换开口相关申请本申请要求于2015年11月25日提交的美国临时申请第62/259,750号和于2016年7月26日提交的美国非临时申请第15/219,652号的优先权权益，上述申请的全部内容通过引用并入本文。
本公开一般涉及半导体器件领域，并且具体涉及三维非易失性存储器器件(诸如垂直NAND串和其它三维器件)以及制造这些器件的方法。
技术介绍
近来，已经提出了使用有时被称为比特成本可缩放(BitCostScalable，BiCS)体系结构的三维(three-dimensional，3D)堆叠存储器堆叠结构的超高密度存储器件。例如，3DNAND堆叠存储器器件可由交替的导电层与电介质层的阵列形成。通过层形成贯穿堆叠(through-stack)开口以同时定义许多存储器层。然后通过利用合适的材料填充贯穿堆叠开口来形成NAND串。直NAND串在一个贯穿堆叠开口中延伸，而管形或U形NAND串(p-BiCS)包括垂直列存储器单元对。存储器单元的控制栅极可以由导电层提供。
技术实现思路
根据本公开的一个方面，提供了一种三维存储器器件，其包括：位于基底上方的绝缘层和导电层的交替堆叠；延伸穿过交替堆叠的开口阵列；位于开口阵列的第一子集中的多个存储器堆叠结构，其中多个存储器堆叠结构中的每一个包括延伸穿过该交替堆叠的存储器薄膜和垂直半导体沟道；以及位于开口阵列的第二子集中的多个电介质柱结构。根据本公开的另一方面，一种形成三维存储器器件的方法包括：在基底上形成绝缘层和牺牲材料层的交替堆叠、穿过交替堆叠形成开口阵列的第一开口子集、在该第一开口子集中的每一个中形成存储器堆叠结构(其中每个存储器堆叠结构包括延伸穿过该交替堆叠的存储器薄膜和垂直半导体沟道)、穿过交替堆叠形成开口阵列的第二开口子集；通过引入蚀刻剂穿过第二开口子集去除牺牲材料层以形成横向凹陷，以及穿过第二开口子集在横向凹陷中形成导电层。附图说明图1是根据本公开的实施例的形成绝缘层和间隔体材料层的交替堆叠之后的示例性结构的垂直横截面。图2是根据本公开的实施例的在形成阶梯台面和后阶梯电介质材料部分之后的示例性结构的垂直横截面视图。图3A是根据本公开的实施例的在穿过交替堆叠形成隔离体绝缘体结构之后的示例性结构的垂直横截面视图。图3B是图3A的示例性结构的俯视图。垂直面A-A'对应于图3A的垂直横截面视图的平面。图3C是沿着垂直平面A-A'的图3B的区域R的垂直横截面视图。图3D是沿着图3C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图3C的垂直横截面视图的平面。图4A是根据本公开的实施例的在穿过隔离体绝缘体结构形成开口之后的示例性结构的垂直横截面视图。图4B是图4A的示例性结构的俯视图。垂直平面A-A'对应于图4A的垂直横截面视图的平面。图4C是沿着垂直平面A-A'的图4B的区域R的垂直横截面视图。图4D是沿着图4C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图4C的垂直横截面视图的平面。图5A是根据本公开的实施例的在开口中形成牺牲柱结构之后的示例性结构的垂直横截面视图。图5B是图5A的示例性结构的俯视图。垂直平面A-A'对应于图5A的垂直横截面视图的平面。图5C是沿着垂直平面A-A'的图5B的区域R的垂直横截面视图。图5D是沿着图5C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图5C的垂直横截面视图的平面。图6A是根据本公开的实施例的在从第一开口子集去除牺牲柱结构的第一子集之后的示例性结构的垂直横截面视图。图6B是图6A的示例性结构的俯视图。垂直平面A-A'对应于图6A的垂直横截面视图的平面。图6C是沿着垂直平面A-A'的图6B的区域R的垂直横截面视图。图6D是沿着图6C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图6C的垂直横截面视图的平面。图7A是根据本公开的实施例的在第一开口子集中的每一个中形成存储器薄膜和第一半导体沟道层之后的示例性结构的区域R的垂直横截面视图。图7B是沿着图7A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图7A的垂直横截面视图的平面。图8A是根据本公开的实施例的在第一开口子集中的每一个中形成第二半导体沟道层、电介质芯和漏极区之后的示例性结构的区域R的垂直横截面视图。图8B是沿着图8A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图8A的垂直横截面视图的平面。图9A是根据本公开的实施例的在从第二开口子集去除牺牲柱结构之后的示例性结构的区域R的垂直横截面视图。图9B是沿着图9A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图9A的垂直横截面视图的平面。图10A是根据本公开的实施例的在通过去除牺牲材料层形成横向凹陷之后的示例性结构的区域R的垂直横截面视图。图10B是沿着图10A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图10A的垂直横截面视图的平面。图11A是根据本公开的实施例的在横向凹陷中形成导电层之后的示例性结构的区域R的垂直横截面视图。图11B是沿着图11A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图11A的垂直横截面视图的平面。图12A是根据本公开的实施例的在第二开口子集中形成电介质柱结构之后的示例性结构的区域R的垂直横截面视图。图12B是沿着图12A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图12A的垂直横截面视图的平面。图13是根据本公开的实施例的形成接触级电介质层之后的示例性结构的垂直横截面视图。图14A是根据本公开的实施例的形成背侧沟槽之后的示例性结构的垂直横截面视图。图14B是图14A的示例性结构的俯视图。垂直平面A-A'对应于图14A的垂直横截面视图的平面。图14C是根据本公开的实施例的图14A和图14B的示例性结构的阵列区域的俯视图。图14D是根据本公开的实施例的用于图14A和图14B的示例性结构的替代配置的阵列区域的俯视图。图15是根据本公开实施例的在形成源极区域、绝缘间隔体和背侧接触通孔结构之后的示例性结构的垂直横截面视图。图16是本公开的实施例的在形成根据附加接触通孔结构之后的示例性结构的垂直横截面视图。图17是根据本公开的实施例的示出示例性器件结构的各种组件的全局形状的示例性器件结构的透视俯视图。具体实施方式如上所述，本公开是针对三维非易失性存储器器件，诸如垂直NAND串和其它三维器件、以及制造这些器件的方法，其各个方面在下文中描述。可以采用本公开的实施例来形成各种半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图没有按比例绘制。除非明确描述或清晰地指示没有元件的重复，否则元件的多个实例可以在元件的单个实例被示出的情况下被复制。诸如“第一”、“第二”和“第三”的序数仅被采用以标识相似的元件，并且在本公开的说明书和权利要求书中可以采用不同的序数。单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个基底之上而没有中间基底的阵列。术语“单片”意味着阵列的每个级的层直接沉积在阵列的每个下面的级的层上。相反，二维阵列可以单独形成，然后封装在一起以本文档来自技高网...

【技术保护点】
一种三维存储器器件，包括：位于基底上的绝缘层和导电层的交替堆叠；延伸穿过所述交替堆叠的开口阵列；位于所述开口阵列的第一子集中的多个存储器堆叠结构，其中所述多个存储器堆叠结构中的每一个包括延伸穿过所述交替堆叠的存储器薄膜和垂直半导体沟道；以及位于开口阵列的第二子集中的多个电介质柱结构。

【技术特征摘要】
【国外来华专利技术】2015.11.25 US 62/259,750;2016.07.26 US 15/219,6521.一种三维存储器器件，包括：位于基底上的绝缘层和导电层的交替堆叠；延伸穿过所述交替堆叠的开口阵列；位于所述开口阵列的第一子集中的多个存储器堆叠结构，其中所述多个存储器堆叠结构中的每一个包括延伸穿过所述交替堆叠的存储器薄膜和垂直半导体沟道；以及位于开口阵列的第二子集中的多个电介质柱结构。2.如权利要求1所述的三维存储器器件，其中所述多个电介质柱结构中的每一个延伸穿过整个所述交替堆叠。3.如权利要求1所述的三维存储器器件，还包括位于所述垂直半导体沟道中的每一个的上端的漏极区域。4.如权利要求3所述的三维存储器器件，其中每个漏极区域在包括所述多个电介质柱结构的顶表面的水平面内具有顶表面。5.如权利要求1所述的三维存储器器件，其中所述开口阵列中的所有开口具有基本相同的形状和基本相同的体积。6.如权利要求1所述的三维存储器器件，其中所述电介质柱结构中的每一个接触所述交替堆叠内的导电层的侧壁。7.如权利要求1所述的三维存储器器件，其中还包括垂直延伸穿过所述交替堆叠的隔离体绝缘体结构，其中所述多个存储器堆叠结构和所述多个电介质柱结构中的每一个接触所述隔离体绝缘体结构的相应子集的侧壁。8.如权利要求7所述的三维存储器器件，其中所述交替堆叠中的导电层中的每一个包括相应组交叉指状导电部分，所述交叉指状导电部分包括沿第一水平方向延伸的多个指状物，其中所述隔离体绝缘体结构、所述多个存储器堆叠结构以及所述多个电介质柱结构共同地分隔交叉指状导电部分的指状物的每个相邻的对。9.如权利要求8所述的三维存储器器件，还包括背侧接触通孔结构，所述背侧接触通孔结构沿第一水平方向横向延伸并且沿垂直于第一水平方向的第二水平方向横向分隔两组交叉指状导电部分。10.如权利要求7所述的三维存储器器件，其中：所述多个存储器堆叠结构中的每一个接触相应对隔离体绝缘体结构的侧壁；并且所述多个电介质柱结构中的每一个接触相应对隔离体绝缘体结构的侧壁。11.如权利要求1所述的三维存储器器件，其中，所述三维存储器器件中的多个电介质柱结构的总数量在所述三维存储器件中的存储器堆叠结构的总数量的1％到20％的范围内。12.如权利要求1所述的三维存储器器件，其中所述开口阵列是二维周期性阵列，所述二维周期性阵列包括成行的贯穿堆叠开口，其中每一行开口沿第一水平方向延伸并且沿着垂直于第一水平方向的第二水平方向与相邻行贯穿堆叠开口横向间隔开。13.如权利要求12所述的三维存储器器件，其中，所述多个电介质柱结构被布置为另一周期性二维阵列，所述另一周期性二维阵列具有对于其单位单元的、比所述开口阵列的单位单元大的间距。14.如权利要求1所述的三维存储器器件，其中所述交替堆叠包括台面区域，在所述台面区域中除所述交替堆叠内的最顶层导电层以外的每个导电层横向延伸得比所述交替堆叠内的任何上覆的导电层更远，并且所述台面区域包括从所述交替堆叠内的最底层连续地延伸到所述交替堆叠内的最顶层的、交替堆叠的阶梯表面。15.如权利要求1所述的三维存储器器件，其中：所述三维存储器器件包括位于所述基底之上的垂直NAND器件；所述导电层包括或电连接到NAND器件的相应字线；所述基底包括硅基底；所述垂直NAND器件包括所述硅基底上的单片三维NAND串的阵列；单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；所述硅基底包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；以及所述单片三维NAND串的阵列包括：多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本垂直于所述基底的顶表面延伸；多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道的相应的一个半导体...

【专利技术属性】
技术研发人员：西川昌利，M宫本，J卡伊，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US