具有凹陷的非活性的半导体沟道截面的3D半圆形垂直NAND串制造技术

包括每个存储器开口中的每级双存储器单元的垂直存储器器件可以具有突出到存储器开口内的存储器堆叠结构的面向的一对侧壁中的电介质分离器电介质结构。面向电介质分离器电介质结构的垂直半导体沟道的一对非活性的部分从控制栅极电极横向地凹陷。由于电介质分离器电介质结构，可以增强对这种垂直存储器器件的阈值电压的控制。由于控制栅极电极与垂直半导体沟道的非活性的部分之间的增加的距离，来自控制栅极电极的边缘电场较弱。存储器堆叠结构可以具有接触电介质分离器电介质结构的凹的侧壁和朝向控制栅极电极突出的凸的侧壁。

【技术实现步骤摘要】
【国外来华专利技术】具有凹陷的非活性的半导体沟道截面的3D半圆形垂直NAND串相关申请的交叉引用本申请要求享有于2015年11月20日提交的美国临时申请号62/257,885以及于2016年1月28日提交的美国非临时申请序列号15/008,744的优先权权益，上述申请的全部内容通过引用并入本文。
本公开一般涉及半导体器件领域，并且具体地涉及三维非易失性存储器器件，诸如垂直NAND串和其他三维器件，以及制造该器件的方法。
技术介绍
最近，已经提出了使用有时被称为比特成本可缩放(BitCostScalable，BiCS)架构的三维(3D)堆叠式存储器堆叠结构的超高密度存储器件。例如，3DNAND堆叠式存储器器件可由交替的导电层与电介质层的阵列形成。通过层形成存储器开口以同时定义许多存储器层。然后通过用合适的材料填充存储器开口来形成NAND串。直的NAND串在一个存储器开口中延伸，而管形或U形NAND串(p-BiCS)包括一对垂直的存储器单元列。存储器单元的控制栅极可以由导电层提供。
技术实现思路
根据本公开的一个方面，提供了一种存储器器件，其包括：位于衬底上方的绝缘层和导电层的交替堆叠；一对分离器电介质结构，其延伸穿过所述交替堆叠且沿着第一横向方向横向地延伸；以及存储器堆叠结构，存储器堆叠结构包括存储器膜和延伸穿过交替堆叠的垂直半导体沟道，存储器堆叠结构具有接触一对分离器电介质结构的侧壁的一对第一侧壁，并具有沿着第二横向方向向外突出的一对第二侧壁。第一侧壁从一对第二侧壁的基本上垂直的边缘向内横向地凹陷。根据本公开的另一方面，提供了一种制造存储器件的方法。在衬底上形成绝缘层和牺牲材料层的交替堆叠。通过交替堆叠形成多个分离器电介质结构，该多个分离器电介质结构沿着第一横向方向被布置并且被存储器开口横向地间隔开。以比围绕存储器开口的多个分离器电介质结构的侧壁更高的蚀刻速率横向地凹陷绝缘层的侧壁。用导电层替换牺牲材料层。在每个存储器开口中形成包括存储器膜和垂直半导体沟道的存储器堆叠结构。附图说明图1是根据本公开的实施例的包含3DNAND堆叠式存储器器件的示例性器件结构的垂直横截面。图2A是根据本公开的实施例的在绝缘层和半导体层的交替堆叠的形成之后的示例性器件结构的俯视图。图2B是图2A的示例性器件结构的垂直横截面视图。图3A是根据本公开的实施例的在横向延伸的沟槽的形成之后的示例性器件结构的俯视图。图3B是图3A的示例性器件结构的垂直横截面视图。图4A是根据本公开的实施例的在分离器电介质结构的形成之后的示例性器件结构的俯视图。图4B是图4A的示例性器件结构的垂直横截面视图。图5A是根据本公开的实施例的在存储器开口的形成之后的示例性器件结构的俯视图。图5B是图5A的示例性器件结构的垂直横截面视图。图6A是根据本公开的实施例的在存储器开口的选择性横向扩展之后的示例性器件结构的俯视图。图6B是沿着图6A的示例性器件结构的垂直平面B-B'的垂直横截面视图。图6C是沿着图6B的水平平面C-C'的示例性器件结构的水平横截面视图。图7A是根据本公开的实施例的在牺牲材料层的去除之后的示例性器件结构的俯视图。图7B是沿着图7A的示例性器件结构的垂直平面B-B'的垂直横截面视图。图7C是沿着图7B的水平平面C-C'的示例性器件结构的水平横截面视图。图8A是根据本公开的实施例的沿着图8B的水平平面A-A'的在连续导电材料层的淀积之后的示例性器件结构的垂直横截面视图。图8B是沿着图8A的示例性器件结构的垂直平面B-B'的垂直横截面视图。图8C是沿着图8B的水平平面C-C'的示例性器件结构的水平横截面视图。图9A是根据本公开的实施例的沿着图9B的水平平面A-A'从存储器开口内去除连续导电材料层的部分之后的示例性器件结构的垂直横截面视图。图9B是沿着图9A的示例性器件结构的垂直平面B-B'的垂直横截面视图。图9C是沿着图9B的水平平面C-C'的示例性器件结构的水平横截面视图。图10A是根据本公开的实施例沿着图10B的水平平面A-A'的存储器堆叠结构和电介质芯的形成之后的示例性器件结构的垂直横截面视图。图10B是沿着图10A的示例性器件结构的垂直平面B-B'的垂直横截面视图。图10C是沿着图10B的水平平面C-C'的示例性器件结构的水平横截面视图。图11A是根据本公开的实施例的沿着图11B的水平平面A-A'的漏极区域的形成之后的示例性器件结构的垂直横截面视图。图11B是沿着图11A的示例性器件结构的垂直平面B-B'的垂直横截面视图。图11C是沿着图11B的水平平面C-C'的示例性器件结构的水平横截面视图。图12是根据本公开的实施例的示例性结构中的存储器堆叠结构和一对分离器电介质结构的放大水平横截面视图。图13示出了通过不同淀积方法在缓冲氢氟酸中淀积的氧化硅材料的蚀刻速率。图14是第一示例性器件结构的阵列区域的电路示意图。图15是根据本公开的第二实施例的在位线的形成之后的第二示例性器件结构的垂直横截面视图。图16是示出根据本公开的实施例的示例性器件结构的各种组件的全局形状的示例性器件结构的透视俯视图。图17是根据本公开的实施例的示例性器件结构的阵列区域的透视图。具体实施方式如上所述，本公开涉及三维非易失性存储器器件(诸如垂直NAND串和其他三维器件)及其制造方法，其各个方面在下面进行描述。可以采用本公开的实施例来形成各种半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图没有按比例绘制。除非明确描述或清楚地另外指出了不存在元件的重复，否则元件的多个实例可以在示出元件的单个实例的情况下被复制。诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且可以跨即时公开的说明书和权利要求书采用不同的序数。单片三维存储器阵列是其中多个存储器级形成在单个衬底(诸如半导体晶片)上方且没有中间衬底的阵列。术语“单片”意味着阵列的每个级(level)的层直接淀积在阵列的每个下面的(underlying)级的层上。相反，二维阵列可以分别形成，并且然后封装在一起以形成非单片存储器件。例如，如序列号为5,915,167、名称为“三维结构存储器”的美国专利中所描述，已经通过在分开的衬底上形成存储器级并垂直地堆叠存储器级来构建非单片堆叠存储器。衬底可以被减薄或在粘合之前从存储器级去除，但是由于存储器级最初在分离的衬底上形成，所以这种存储器不是真正的单片三维存储器阵列。衬底可以包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。单片三维NAND串位于位于衬底上方的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元上。参考图1，示出了根据本公开的实施例的示例性器件结构，其包括3DNAND堆叠式存储器器件。可以采用示例性器件结构来并入用于形成在随后的附图中示出的存储器堆叠结构55和分离器电介质结构(图1中未示出)的实施例。每个存储器堆叠结构55可至少包括存储器膜50、半导体沟道60以及可选地在半导体沟道60不填充存储器膜内的整个体积的情况下包括电介质芯62。示例性器件结构包括衬底本文档来自技高网...

【技术保护点】
一种存储器器件，包括：位于衬底上的绝缘层和导电层的交替堆叠；一对分离器电介质结构，其延伸穿过所述交替堆叠并且沿着第一横向方向横向地延伸；以及存储器堆叠结构，存储器堆叠结构包括存储器膜和延伸穿过所述交替堆叠的垂直半导体沟道，存储器堆叠结构具有接触一对分离器电介质结构的侧壁的一对第一侧壁，并具有沿着第二横向方向向外突出的一对第二侧壁，其中所述第一侧壁从所述一对第二侧壁的基本上垂直的边缘向内横向地凹陷。

【技术特征摘要】
【国外来华专利技术】2015.11.20 US 62/257,885;2016.01.28 US 15/008,7441.一种存储器器件，包括：位于衬底上的绝缘层和导电层的交替堆叠；一对分离器电介质结构，其延伸穿过所述交替堆叠并且沿着第一横向方向横向地延伸；以及存储器堆叠结构，存储器堆叠结构包括存储器膜和延伸穿过所述交替堆叠的垂直半导体沟道，存储器堆叠结构具有接触一对分离器电介质结构的侧壁的一对第一侧壁，并具有沿着第二横向方向向外突出的一对第二侧壁，其中所述第一侧壁从所述一对第二侧壁的基本上垂直的边缘向内横向地凹陷。2.根据权利要求1所述的存储器器件，其中：第一侧壁具有垂直地延伸的凹的表面；并且第二侧壁具有垂直地延伸的凸的表面。3.根据权利要求1所述的存储器器件，还包括电介质芯，所述电介质芯具有面向相应的分离器电介质结构的一对凹的侧壁和邻接所述一对凹的侧壁的一对凸的侧壁。4.根据权利要求1所述的存储器器件，其中所述一对分离器电介质结构从所述交替堆叠的最底层垂直地延伸到所述交替堆叠的最顶层。5.根据权利要求1所述的存储器器件，其中所述存储器堆叠结构的第二侧壁的垂直边缘以45度至135度范围内的角度邻接所述一对分离器电介质结构的相应侧壁。6.根据权利要求1所述的存储器器件，其中所述第一横向方向与所述第二横向方向之间的角度在从60度到120度的范围内。7.根据权利要求1所述的存储器器件，其中垂直半导体沟道包括：一对凸的外部侧壁，其以存储器膜的厚度与存储器堆叠结构的相应的第二侧壁间隔开；和一对凹的外部侧壁，其以存储器膜的厚度与存储器堆叠结构的相应的第一侧壁间隔开。8.根据权利要求8所述的存储器器件，其中所述一对凸的外部侧壁之间的横向间隔距离大于所述一对凹的外部侧壁之间的横向间隔距离。9.根据权利要求1所述的存储器器件，其中所述绝缘层包括在缓冲氢氟酸中具有第一蚀刻速率的第一氧化硅材料；所述一对分离器电介质结构包括在缓冲氢氟酸中具有第二蚀刻速率的第二氧化硅材料；以及第一蚀刻速率与第二蚀刻速率的比率在2至5的范围内。10.根据权利要求1所述的存储器器件，其中：所述绝缘层包括选择自硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、有机硅酸盐玻璃及其组合的材料；以及所述一对分离器电介质结构包含未掺杂的硅酸盐玻璃。11.根据权利要求1所述的存储器器件，其中所述存储器膜包括：与垂直半导体沟道接触并横向地围绕垂直半导体沟道的隧穿电介质；以及横向地围绕隧穿电介质的电荷俘获层。12.根据权利要求11所述的存储器器件，其中所述存储器膜还包含横向地围绕所述电荷俘获层并且具有所述存储器堆叠结构的所述一对第一侧壁及所述一对第二侧壁的阻挡电介质。13.根据权利要求1所述的存储器器件，其中：所述存储器器件包括位于衬底上的垂直NAND器件；所述导电层包括或者电连接到NAND器件的相应的字线；所述衬底包括硅衬底；所述垂直NAND器件包括硅衬底上的单片三维NAND串的阵列；单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；硅衬底包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；以及单片三维NAND串的阵列包括：多个半导体沟道，其中多个半导体沟道中的每一个的至少一个端部基本上垂直于衬底的顶表面延伸；多个电荷存储元件，每个电荷存储元件位于与多个半导体沟道中相应的一个的相邻处；以及多个控制栅极电极，其具有基本上平行于衬底的顶表面延伸的条形形状，所述多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。14.一种制造存储器器件的方法，包括：在衬底上形成绝缘层和牺牲材料层的交替堆叠；形成多个分离器电介质结...

【专利技术属性】
技术研发人员：西川昌利，H井内，M宫本，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US