三维半导体存储器件制造技术

公开了一种三维半导体存储器件。该三维半导体存储器件包括：公共源极区域、在公共源极区域之间的电极结构、穿透电极结构的第一沟道结构以及在第一沟道结构之间并穿透电极结构的第二沟道结构。所述电极结构包括垂直堆叠在衬底上的电极。所述第一沟道结构包括第一半导体图案和第一垂直绝缘层。所述第二沟道结构包括围绕第二半导体图案的第二垂直绝缘层。所述第二垂直绝缘层的底面低于第一垂直绝缘层的底面。

【技术实现步骤摘要】
三维半导体存储器件相关申请的交叉引用本申请要求2016年11月29日提交的题为“三维半导体存储器件”的韩国专利申请No.10-2016-0160747的优先权，其全部内容通过引用合并于此。
本文描述的一个或多个实施例涉及一种三维半导体存储器件。
技术介绍
为了满足性能和成本要求，正尝试增加半导体器件的集成度。二维(或平面)半导体器件的集成度主要基于其单位存储单元所占据的面积。因此，这种器件中精细图案的尺寸是一因素。然而，需要非常昂贵加工设备来产生精细图案。近来，已经提出了具有三维布置的存储单元的半导体存储器件。
技术实现思路
根据一个或多个实施例，三维半导体存储器件包括：公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；电极结构，位于彼此相邻的公共源极区域之间并沿第一方向延伸，所述电极结构包括垂直堆叠在所述衬底上的电极；第一沟道结构，穿透所述电极结构并包括第一半导体图案和第一垂直绝缘层；以及第二沟道结构，位于彼此相邻的第一沟道结构之间并穿透所述电极结构，所述第二沟道结构包括第二半导体图案和第二垂直绝缘层，其中所述第二垂直绝缘层围绕所述第二半导体图案并在所述衬底和所述第二半导体图案的底面之间延伸，且其中所述第二垂直绝缘层的底面低于所述第一垂直绝缘层的底面。根据一个或多个其他实施例，三维半导体存储器件包括：第一杂质层，在第一方向上延伸并彼此间隔开，所述第一杂质层包括第一杂质；第二杂质层，沿第一方向在彼此相邻的第一杂质层之间延伸，第二杂质层包括与第一杂质不同的第二杂质；电极结构，位于彼此相邻的第一杂质层之间并覆盖所述第二杂质层，所述电极结构包括垂直堆叠在衬底上的多个电极；第一沟道结构，位于第一杂质层之间的衬底上，并穿透所述电极结构；以及第二沟道结构，位于第二杂质层上并穿透所述电极结构。根据一个或多个其他实施例，提供了一种三维半导体存储器件，包括：公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；电极结构，位于衬底上彼此相邻的公共源极区域之间，并包括垂直堆叠在衬底上的电极；第一沟道结构，穿透所述电极结构并与所述衬底电连接；以及第二沟道结构，位于彼此相邻的第一沟道结构之间，并穿透所述电极结构且与所述衬底电分离。根据一个或多个其他实施例，三维半导体存储器件包括：公共源极区域；垂直堆叠电极，位于所述公共源极区域之间；第一沟道结构，与垂直堆叠的电极相邻，第一沟道结构中的每一个包括第一半导体图案和第一垂直绝缘层；以及第二沟道结构，位于第一沟道结构的相邻第一沟道结构之间，第二沟道结构中的每一个包括围绕第二半导体图案的第二垂直绝缘层，所述第二垂直绝缘层的底面低于第一垂直绝缘层的底面。附图说明通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：图1示出了三维半导体存储器件的实施例；图2示出了三维半导体存储器件的单元阵列的实施例的平面图；图3和4示出了沿图2中的截面线I-I′和II-II′的视图；图5A至5D示出了图3的截面A的放大视图实施例；图6至17示出了用于制造三维半导体存储器件的方法的实施例中的阶段，其中，图10、12和14分别是图9、11和13中的截面B的放大视图实施例。图18示出了三维半导体存储器件的另一实施例；图19、21和23示出了沿图18中的截面线III-III’的视图；图20、22和24分别示出了图19、21和23中的截面B的实施例；图25A至29A示出了在用于制造三维半导体存储器件的方法的另一实施例中的阶段；图25B至29B分别示出了沿图25A至29A中的截面线IV-IV′的视图，与用于制造三维半导体存储器件的方法的另一实施例中的阶段相对应；以及图30示出了图29B中截面C的放大视图实施例。具体实施方式图1示出了三维半导体存储器件的电路图的实施例。参考图1，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及在公共源极线CSL和位线BL之间的多个单元串CSTR。位线BL可以被布置为二维图案，且多个单元串CSTR可以与每个位线BL并联连接。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以在多个位线BL和一个公共源极线CSL之间。在一个实施例中，可以提供多个公共源极线CSL并且二维布置所述多个公共源极线CSL。可以向公共源极线CSL提供相同的电压，或可以彼此独立地电控制公共源极线CSL。每个单元串CSTR可以包括与公共源极线CSL相耦接的接地选择晶体管GST，与位线BL相耦接的串选择晶体管SST以及在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。此外，在公共源极线CSL和位线BL之间的接地选择线GSL、多个字线WL0至WL3以及多个串选择线SSL可以分别用作接地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。图2示出了单元阵列的平面图实施例，其中所述单元阵列例如可以包括在图1的三维半导体存储器件中。图3和4分别示出了沿图2的线I-I′和II-II′截取的横截面视图。图5A至5D是图3的截面A的放大视图实施例。参考图2、3和4所示，衬底10可以包括沿第一方向D1延伸并沿第二方向D2彼此间隔开的多个公共源极区域CSR。衬底10可以由具有半导体特性的材料(例如，硅晶片)、绝缘材料(例如玻璃)、用绝缘材料覆盖的半导体或导体制成。例如，衬底10可以是具有第一导电类型的硅晶片。公共源极区域CSR可以是在衬底10中掺杂杂质的区域。例如，可以通过用第二导电类型杂质(例如，诸如砷(As)或磷光体(P)等N型杂质)注入第一导电类型衬底10，来形成公共源极区域CSR。伪杂质层DIL可以位于彼此相邻的公共源极区域CSR之间。伪杂质层DIL可以沿第一方向D1平行于公共源极区域CSR延伸。伪杂质层DIL可以是通过用诸如碳(C)、氮(N)或氟(F)等杂质注入衬底10而形成的杂质区域。第一电极结构ST1和第二电极结构ST2可以在衬底上平行于第一方向D1延伸并且沿第二方向D2彼此间隔开。第一电极结构ST1和第二电极结构ST2中的每一个可以包括垂直堆叠的多个电极EL以及第一串选择电极SEL1和第二串选择电极SEL2，其中所述第一串选择电极SEL1和第二串选择电极SEL2在所述电极EL的最上面的一个电极上彼此水平间隔开。缓冲绝缘层11可以位于衬底10和电极EL中的最下面的一个电极之间。第一串选择电极SEL1和第二串选择电极SEL2可以通过分离绝缘图案35彼此线性分离，其中所述分离绝缘图案35在第一选择电极SEL1和第二选择电极SEL2之间沿第一方向D1延伸。第一电极结构ST1和第二电极结构ST2还可以包括彼此垂直相邻的电极EL之间的绝缘层ILD。绝缘层ILD的厚度可以是不同的，例如，取决于半导体存储器件的特性。例如，绝缘层ILD可以具有基本上相同的厚度，或者绝缘层ILD中的一个或多个可以比其它绝缘层ILD厚。在一些实施例中，绝缘层ILD可以包括氧化硅层或低k介质层。在一些实施例中，电极结构ST1和ST2中的每一个可以在彼此相邻的公共源极区域本文档来自技高网...

【技术保护点】
一种三维半导体存储器件，包括：公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；电极结构，位于彼此相邻的公共源极区域之间并沿第一方向延伸，所述电极结构包括垂直堆叠在所述衬底上的电极；第一沟道结构，穿透所述电极结构并包括第一半导体图案和第一垂直绝缘层；以及第二沟道结构，位于彼此相邻的第一沟道结构之间并穿透所述电极结构，所述第二沟道结构包括第二半导体图案和第二垂直绝缘层，其中所述第二垂直绝缘层围绕所述第二半导体图案并在所述衬底和所述第二半导体图案的底面之间延伸，且其中所述第二垂直绝缘层的底面低于所述第一垂直绝缘层的底面。

【技术特征摘要】
2016.11.29 KR 10-2016-01607471.一种三维半导体存储器件，包括：公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；电极结构，位于彼此相邻的公共源极区域之间并沿第一方向延伸，所述电极结构包括垂直堆叠在所述衬底上的电极；第一沟道结构，穿透所述电极结构并包括第一半导体图案和第一垂直绝缘层；以及第二沟道结构，位于彼此相邻的第一沟道结构之间并穿透所述电极结构，所述第二沟道结构包括第二半导体图案和第二垂直绝缘层，其中所述第二垂直绝缘层围绕所述第二半导体图案并在所述衬底和所述第二半导体图案的底面之间延伸，且其中所述第二垂直绝缘层的底面低于所述第一垂直绝缘层的底面。2.根据权利要求1所述的器件，其中：所述第一沟道结构与所述公共源极区域间隔开第一水平距离，以及所述第二沟道结构与所述公共源极区域间隔开第二水平距离，其中所述第二水平距离大于所述第一水平距离。3.根据权利要求1所述的器件，还包括：伪杂质层，位于彼此相邻的公共源极区域之间并沿第一方向延伸，其中所述第二沟道结构在所述伪杂质层上。4.根据权利要求3所述的器件，其中所述第二垂直绝缘层的一部分位于伪杂质层与第二半导体图案的底面之间。5.根据权利要求1所述的器件，还包括：第一串选择电极和第二串选择电极，沿第一方向延伸并且在电极结构上彼此水平间隔开，其中所述第一沟道结构垂直延伸以穿透第一串选择电极和第二串选择电极，并且其中所述第二沟道结构在第一串选择电极和第二串选择电极之间垂直延伸。6.根据权利要求1所述的器件，其中所述第一沟道结构的上宽度和所述第二沟道结构的上宽度相等。7.根据权利要求1所述的器件，还包括：下半导体图案，其中每个下半导体图案位于所述衬底和所述第一沟道结构之一之间，且其中所述第一垂直绝缘层和所述第一半导体图案与所述下半导体图案接触。8.一种三维半导体存储器件，包括：第一杂质层，沿第一方向延伸并彼此间隔开，所述第一杂质层包括第一杂质；第二杂质层，沿第一方向在彼此相邻的第一杂质层之间延伸，第二杂质层包括与第一杂质不同的第二杂质；电极结构，位于彼此相邻的第一杂质层之间并覆盖所述第二杂质层，所述电极结构包括垂直堆叠在衬底上的多个电极；第一沟道结构，位于衬底上第一杂质层之间，并穿透所述电极结构；以及第二沟道结构，位于第二杂质层上并穿透所述电极结构。9.根据权利要求8所述的器件，其中所述第一沟道结构中的每一个包括：下半导体图案，穿透所述电极结构的下部并与衬底接触；上半导体图案，穿透所述电极结构的上部并与下半导体图案接触；以及第一垂直绝缘层，在下半导体图案上围绕上半导体图案。10.根据权利要求8所述的器件，其中：所述第二沟道结构中的每一个包括围绕第二半导体图案的第二垂直绝缘层，所述第二垂直绝缘层在第二伪杂质层和第二半导体图案的底面之间延伸。11.根据权利要求10所述的器件，其中：所述第二沟道结构中的每一个包括在所述第二杂质层上的伪半导体图案，所述第二垂直绝缘层的一部分在伪半导体图案和第二半导体图案的底面之间延伸。12.根据权利要求8所述的器件，其中：所述第一沟道结构与所述第一杂质层间隔开第一水平距离，以及所述第二沟道结构与所...

【专利技术属性】
技术研发人员：崔茂林，李奉镕，林濬熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR