半导体器件及其制造方法技术

半导体器件及其制造方法。可以提供半导体器件和制造半导体器件的方法。所述半导体器件可以包括形成在基板上方的源线。所述半导体器件可以包括沟道图案，所述沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部。所述半导体器件可以包括阱结构，所述阱结构沿着所述第一方向从所述连接部突出并且与所述源线分隔开。所述半导体器件可以包括源接触结构，所述源接触结构沿着所述第一方向从所述源线突出并且穿过所述连接部。所述半导体器件可以包括栅极堆叠物，所述栅极堆叠物设置在所述源接触结构和所述阱结构之间并且包围所述连接部上方的所述柱部。

Semiconductor Devices and Their Manufacturing Methods

Semiconductor devices and their manufacturing methods. Semiconductor devices and methods for manufacturing them can be provided. The semiconductor device may include a source line formed above the substrate. The semiconductor device may include a channel pattern comprising a connecting portion arranged above the source line and a column projecting from the connecting portion in the first direction. The semiconductor device may include a well structure that protrudes from the connection in the first direction and is separated from the source line. The semiconductor device may include a source contact structure that protrudes from the source line in the first direction and passes through the connection portion. The semiconductor device may include a gate stack which is arranged between the source contact structure and the well structure and surrounds the column above the connection part.

【技术实现步骤摘要】
半导体器件及其制造方法
本公开的各个实施方式可以总体上涉及半导体器件及其制造方法，并且更具体地，涉及三维半导体存储装置及其制造方法。
技术介绍
半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可以串联联接在选择晶体管之间，因此形成存储串。可以通过在基板上堆叠存储单元晶体管的栅极和选择晶体管的栅极来实现三维半导体器件。
技术实现思路
在本公开的实施方式中，可以提供一种半导体器件。所述半导体器件可以包括形成在基板上方的源线。所述半导体器件可以包括沟道图案，所述沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部。所述半导体器件可以包括阱结构，所述阱结构沿着所述第一方向从所述连接部突出并且与所述源线分隔开。所述半导体器件可以包括源接触结构，所述源接触结构沿着所述第一方向从所述源线突出并且穿过所述连接部。所述半导体器件可以包括栅极堆叠物，所述栅极堆叠物设置在所述源接触结构和所述阱结构之间并且在所述连接部上方包围所述柱部。在本公开的实施方式中，可以提供一种半导体器件。所述半导体器件可以包括设置在源线上方的栅极堆叠物。所述半导体器件可以包括源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且朝向所述源线比所述栅极堆叠物突出的更多，使得所述源接触结构联接至所述源线。所述半导体器件可以包括设置在所述栅极堆叠物和所述源接触结构之间的绝缘分隔件。所述半导体器件可以包括水平延伸部，所述水平延伸部从所述源接触结构的与所述源线相邻的下端部的侧壁突出并且与所述绝缘分隔件交叠。在本公开的实施方式中，可以提供一种制造半导体器件的方法。所述方法可以包括形成包围沟道层并且设置在源线上方的堆叠物，所述沟道层包括设置在所述源线上方的连接部和沿着第一方向从所述连接部延伸的柱部，所述堆叠物包围所述沟道层的所述连接部上方的所述沟道层的所述柱部。所述方法可以包括形成穿过所述堆叠物以将所述堆叠物划分成栅极堆叠物并且使所述连接部暴露的第一开口和第二开口。所述方法可以包括形成沿着所述第一开口的表面和所述第二开口的表面延伸的阱掺杂层。所述方法可以包括通过从所述第二开口去除所述阱掺杂层的一部分以使所述第二开口暴露。所述方法可以包括形成从所述第二开口延伸的源沟槽以使所述源线暴露。所述方法可以包括形成填充所述源沟槽和所述第二开口的源接触层。在本公开的实施方式中，可以提供一种制造半导体器件的方法。所述方法可以包括形成源线。所述方法可以包括形成包括与所述源线平行延伸的连接部和沿着第一方向从所述连接部突出的柱部的沟道图案。所述方法可以包括形成包围所述柱部并且设置在所述连接部上方的栅极堆叠物。所述方法可以包括在所述栅极堆叠物的侧壁上形成绝缘分隔件。所述方法可以包括形成包括按照与所述绝缘分隔件交叠的方式突出的水平延伸部的源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且按照使得所述源接触结构联接至所述源线的方式穿过所述连接部。附图说明图1示出了根据本公开的实施方式的半导体器件的示意性电路图。图2A和图2B示出了例示根据本公开的实施方式的半导体器件的平面图。图3A和图3B示出了例示根据本公开的实施方式的半导体器件的截面图。图4示出了例示根据本公开的实施方式的半导体器件的截面图。图5示出了图3A、图3B或图4中示出的区域C的放大图。图6A至图6L示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。图7示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。图8A和图8B是例示根据本公开的实施方式的制造半导体器件的方法的截面图。图9示出了例示根据本公开的实施方式的存储系统的配置的框图。图10示出了例示根据本公开的实施方式的计算系统的配置的框图。具体实施方式现在将参照附图在下文中更充分地描述示例实施方式；然而，这些实施方式可按不同形式实施，而不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式以使得本公开有助于本专利技术教导的描述，并且将描述传达给本领域技术人员。在附图中，为了图示清晰起见，可夸大尺寸。应该理解，当元件被称为“在”两个元件“之间”时，它可以仅是这两个元件之间的元件，或者还可存在一个或更多个中间元件。下文中，将参照附图来描述实施方式。本文中参照作为实施方式的示意性例示(和中间结构)的截面图来描述实施方式。如此，将预料到作为例如制造技术和/或容差的结果的例示的形状的变化。因此，实施方式不应该被理解为限于本文中例示的区域的特定形状，而是可以包括由例如制造导致的形状的偏差。在附图中，为了清晰起见，可以夸大层和区域的长度和大小。附图中的相似参考标号表示相似的元件。可以使用诸如“第一”和“第二”这样的术语来描述各个组件，但是它们不应该限制各个组件。使用这些术语只是出于将一组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依此类推。此外，“和/或”可以包括所提到的组件中的任一个或组合。此外，单数形式可以包括复数形式，只要它在句子中没有具体提到。此外，说明书中使用的“包括/包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。此外，除非另外限定，否则包括技术术语和科学术语的本说明书中使用的所有术语具有与相关领域的技术人员将通常理解的含义相同的含义。通用字典中定义的术语应该被理解为具有与相关领域背景下将理解的含义相同的含义，并且除非在本说明书中另外清楚限定，否则不应该被理解为具有理想或过于正式的含义。还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接连接另一个组件，而且通过中间组件间接连接另一个组件。另一方面，“直接连接/直接联接”是指在没有中间组件的情况下一个组件直接连接至另一个组件。本公开的实施方式提供了操作可靠性提高的三维半导体器件及其制造方法。图1示出了根据本公开的实施方式的半导体器件的示意性电路图。参照图1，根据实施方式的半导体器件可以包括联接在位线BL和源线CSL之间的多个存储串SR。存储串SR可按之字形方式布置，以提高半导体器件的集成度。可通过沟道图案的柱部的布置来限定存储串SR的布置。本文中，随后将参照图2A来描述沟道图案的柱部的布置。存储串SR中的每一个可以包括通过沟道图案的柱部彼此串联联接的源极选择晶体管SSTa或SSTb、多个存储单元晶体管MC1至MCn(n是2或更大的自然数)和漏极选择晶体管DSTa或DSTb。存储串SR中的每一个可以包括单个漏极选择晶体管DSTa或者彼此串联联接的两个或更多个漏极选择晶体管DSTa和DSTb。存储串SR中的每一个可以包括单个源极选择晶体管SSTa或者彼此串联联接的两个或更多个源极选择晶体管SSTa和SSTb。存储串SR可以联接至栅极堆叠物GST1和GST2。虽然图1例示了第一栅极堆叠物GST1和第二栅极堆叠物GST2，但是栅极堆叠物的数量不限于此。栅极堆叠物GST1和GST2中的每一个可以包括源极选择线SSLa或SSLb、字线WL1至WLn和漏极选择线DSLa或DSLb。栅极堆叠物GST1和GST2中的每一个可以包括设置在字线WL1至WLn下方的单条源极选择线SSLa或者彼此分隔开并且设置在字线WL1至WLn下方的两条或更多条源极选择线SSLa和SSLb。本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：源线，该源线形成在基板的上方；沟道图案，该沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部；阱结构，该阱结构沿着所述第一方向从所述连接部突出并且与所述源线分隔开；源接触结构，该源接触结构沿着所述第一方向从所述源线突出并且穿过所述连接部；以及栅极堆叠物，该栅极堆叠物设置在所述源接触结构和所述阱结构之间并且在所述连接部上方包围所述柱部。

【技术特征摘要】
2017.09.11 KR 10-2017-01159791.一种半导体器件，该半导体器件包括：源线，该源线形成在基板的上方；沟道图案，该沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部；阱结构，该阱结构沿着所述第一方向从所述连接部突出并且与所述源线分隔开；源接触结构，该源接触结构沿着所述第一方向从所述源线突出并且穿过所述连接部；以及栅极堆叠物，该栅极堆叠物设置在所述源接触结构和所述阱结构之间并且在所述连接部上方包围所述柱部。2.根据权利要求1所述的半导体器件，其中，所述阱结构和所述源接触结构沿着与所述第一方向交叉的第二方向延伸。3.根据权利要求1所述的半导体器件，该半导体器件还包括绝缘分隔件，所述绝缘分隔件设置在所述栅极堆叠物和所述阱结构之间以及所述栅极堆叠物和所述源接触结构之间，其中，所述阱结构和所述源接触结构朝向所述源线比所述绝缘分隔件突出的更多。4.根据权利要求3所述的半导体器件，其中，所述源接触结构包括水平延伸部，所述水平延伸部朝向所述沟道图案的所述连接部侧向突出并且与对应的所述绝缘分隔件交叠。5.根据权利要求1所述的半导体器件，其中：所述源线包含第一导电类型掺杂物；并且与所述沟道图案的所述连接部接触的所述阱结构的至少一部分包括与所述第一导电类型掺杂物不同的第二导电类型掺杂物。6.根据权利要求5所述的半导体器件，其中：所述第一导电类型掺杂物是n型掺杂物；并且所述第二导电类型掺杂物是p型掺杂物。7.根据权利要求1所述的半导体器件，其中：所述源接触结构包括：源接触层，该源接触层沿着所述第一方向从所述源线延伸并且被形成为低于所述栅极堆叠物；以及金属层，该金属层联接至所述源接触层；所述源接触层包括未掺杂区和虚设接触区；所述虚设接触区被限定为在所述源接触层的上端部中的散布有第二导电类型掺杂物的区域；并且所述金属层与所述虚设接触区接触并且沿着所述第一方向延伸。8.根据权利要求7所述的半导体器件，其中：所述源接触层包括与所述源线和所述沟道图案的所述连接部接触的下端部；在所述源线和所述源接触层的下端部中散布有第一导电类型掺杂物；并且所述未掺杂区保留在所述源接触层的下端部和所述虚设接触区之间。9.根据权利要求1所述的半导体器件，其中，所述阱结构包括：阱掺杂层，该阱掺杂层与所述沟道图案的连接部接触并且沿着所述第一方向延伸，所述阱掺杂层被形成为低于所述栅极堆叠物并且包含第一浓度的第二导电类型掺杂物；欧姆接触区，该欧姆接触区被限定在所述阱掺杂层的上端部中并且包括第二浓度的所述第二导电类型掺杂物，所述第二浓度高于所述第一浓度；以及金属层，该金属层与所述欧姆接触区接触并且沿着所述第一方向延伸。10.根据权利要求9所述的半导体器件，其中，所述阱结构还包括由所述阱掺杂层包围的未掺杂半导体层。11.根据权利要求1所述的半导体器件，该半导体器件还包括放电晶体管，该放电晶体管设置在所述基板和所述源线之间并且联接至所述源线，以确定是否将所述源线的电压放电。12.根据权利要求1所述的半导体器件，该半导体器件还包括：位线，该位线与所述沟道图案的所述柱部联接；以及阱拾取线，该阱拾取线联接至所述阱结构，以向所述阱结构供应阱电压。13.根据权利要求12所述的半导体器件，其中，所述阱拾取线和所述位线设置在同一层上。14.根据权利要求12所述的半导体器件，该半导体器件还包括源虚设线，该源虚设线设置在与所述阱拾取线相同的层上并且联接至所述源接触结构，所述源虚设线由金属层形成。15.一种半导体器件，该半导体器件包括：栅极堆叠物，所述栅极堆叠物设置在源线的上方；源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且朝向所述源线比所述栅极堆叠物突出的更多，使得所述源接触结构联接至所述源线；绝缘分隔件，所述绝缘分隔件设置在所述栅极堆叠物和所述源接触结构之间；以及水平延伸部，所述水平延伸部从所述源接触结构的与所述源线相邻的下端部的侧壁突出并且与所述绝缘分隔件交叠。16.根据权利要求15所述的半导体器件，该半导体器件还包括：间隙填充绝缘图案，所述间隙填...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR