一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，在衬底中形成了贯通衬底的绝缘环，绝缘环内的衬底作为电容结构的第一极板，在第一极板中形成了贯通的通孔，贯通的通孔的侧壁上形成有介质层且填充有导电层，进而通过引出结构将第一极板引出，以及通过第二引出结构电连接所有的导电层一并引出，形成了由所有导电层并联电容结构的第二极板，通孔中的介质层为两电容结构的极板间的绝缘层，通过引出结构即可以实现对该电容结构的连接及使用。该电容结构具有更大的容量，同时，可以通过引出结构并联通孔中的导电层实现任意所需容量的电容，具有更好的扩展性，从而，可以在更小的芯片面积上形成更大容量的电容结构，有效提高芯片的集成度。

A Semiconductor Device and Its Manufacturing Method

The invention provides a semiconductor device and a manufacturing method thereof. An insulating ring through the substrate is formed in the substrate. The substrate in the insulating ring acts as the first polar plate of the capacitive structure, and a through hole is formed in the first polar plate. A dielectric layer is formed on the side wall of the through hole and filled with a conductive layer, and then the first polar plate is drawn out by the lead-out structure and through the second lead-out structure. The structure electrically connects all the conductive layers together, forming the second polar plate with all the conductive layers parallel capacitive structure. The dielectric layer in the through hole is the insulation layer between the polar plates of the two capacitive structure. The connection and use of the capacitive structure can be realized by drawing out the structure. The capacitor structure has larger capacity. At the same time, the capacitor with arbitrary capacity can be realized by drawing the conductive layer in the parallel hole of the structure, which has better scalability. Thus, the capacitor structure with larger capacity can be formed on a smaller chip area and the chip integration can be effectively improved.

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
技术介绍
随着半导体技术的不断发展，集成电路的集成度也不断地提高。在集成电路的芯片设计中，通常会同时集成有有源器件和无源器件，无源器件例如电阻、电容等也会占据芯片的面积，尤其是在3DNAND存储器的芯片设计中，外围电路由HVMOS(高压金属氧化物半导体，HighVoltageMetalOxideSemiconductor)器件和LVMOS(低压金属氧化物半导体，LowVoltageMetalOxideSemiconductor)器件组成，外围电路用于对存储单元的操作，3DNAND存储单元的操作是高电压，因此外围电路中需要大量的电容器件提升电压，传统的电容结构需要通常都需要占用较大的硅片或金属走线面积，不利于提高芯片的集成度。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种半导体器件及其制造方法，在衬底中集成电容结构，提高电容容量，从而提高芯片的集成度。为实现上述目的，本专利技术有如下技术方案：一种半导体器件，包括：第一半导体衬底；贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板；贯通所述第一极板的通孔，所述通孔的内壁上的介质层以及填充所述通孔的导电层；电连接所述第一极板的第一引出结构；电连接所有导电层的第二引出结构，电连接的所有导电层为第二极板。可选地，所述通孔为多个且呈阵列排布。可选地，所述第二引出结构包括：各所述导电层上的第一接触，以及将所有所述第一接触连接的第一互联结构。可选地，所述绝缘环为方形或圆形。可选地，所述第一半导体衬底包括第一区域和第二区域，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。可选地，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。可选地，所述第一引出结构包括所述第二区域的第一表面上覆盖层中的第一接触以及所述介质层中第一接触上的第一互联结构，所述覆盖层与所述堆叠层具有基本相同的高度，所述第一互联结构与所述存储单元互联结构具有相同的结构。可选地，还包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；所述存储单元互联结构和所述第一引出结构分别与所述MOS器件的互联结构电连接。可选地，所述MOS器件包括低压MOS器件和高压MOS器件。一种半导体器件的制造方法，包括：提供第一半导体衬底；从所述第一半导体衬底的背面进行减薄；从所述背面形成贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板，以及，形成贯通所述第一极板的通孔，所述通孔的内壁上形成有介质层以及填充所述通孔的导电层，其中，所述第一极板由第一引出结构电连接，所有导电层由第二引出结构电连接，电连接的所有导电层为第二极板。可选地，所述通孔为多个且呈阵列排布。可选地，形成电连接所有导电层的第二引出结构，，包括：在各所述导电层上形成第二接触，以及形成将所有所述第二接触电连接的第二互联结构。可选地，所述绝缘环为方形或圆形。可选地，所述第一半导体衬底包括第一区域和第二区域，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述第一区域的第一表面上形成有存储器件，所述第二表面为所述背面，所述绝缘环形成于所述第二区域。可选地，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层；则，所述第一引出结构包括所述第二区域的第一表面上覆盖层中的第一接触以及所述介质层中第一接触上的第一互联结构，所述覆盖层与所述堆叠层具有基本相同的高度，所述第一互联结构在形成所述存储单元互联结构的同时形成。可选地，则在进行减薄之前，还包括：提供第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；将所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，将所述第一半导体衬底与所述第二半导体衬底固定，所述第一引出结构和第存储单元互联结构分别与所述MOS器件的互联结构电连接。可选地，所述MOS器件包括低压MOS器件和高压MOS器件。本专利技术实施例提供的半导体器件及其制造方法，在衬底中形成了贯通衬底的绝缘环，绝缘环内的衬底作为电容结构的第一极板，在第一极板中形成了贯通的通孔，贯通的通孔的侧壁上形成有介质层且填充有导电层，进而通过引出结构将第一极板引出，以及通过第二引出结构电连接所有的导电层一并引出，形成了由所有导电层并联的电容结构的第二极板，通孔中的介质层为两电容结构的极板间的绝缘层，通过引出结构即可以实现对该电容结构的连接及使用。该电容结构通过贯通衬底形成，极板具为纵深具有更大的面积，使得电容具有更大的容量，同时，可以通过引出结构并联通孔中的导电层实现任意所需容量的电容，具有更好的扩展性，从而，可以在更小的芯片面积上形成更大容量的电容结构，有效提高芯片的集成度。进一步地，可以将该该电容结构集成于存储器件所在的衬底中，该电容结构可以提供给存储器件的外围电路使用，外围电路可以形成于另一衬底中，而在存储器件的周围会存在一些非器件的空白区域，可以利用这些空白区域形成该电容结构，这样，可以减小外围电路所在衬底的有效面积，进一步提高芯片的集成度。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例半导体器件的透视俯视结构示意图；图2示出了图1中AA向的剖面结构示意图；图3示出了根据本专利技术另一实施例的半导体器件的剖面结构示意图；图4示出了根据本专利技术实施例的半导体器件的制造方法的制造流程示意图；图5-8示出了根据本专利技术实施例制造方法形成半导体器件的过程中的器件剖面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，在集成电路的芯片中，也会使用到大量无源本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：第一半导体衬底；贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板；贯通所述第一极板的通孔，所述通孔的内壁上的介质层以及填充所述通孔的导电层；电连接所述第一极板的第一引出结构；电连接所有导电层的第二引出结构，电连接的所有导电层为第二极板。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：第一半导体衬底；贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板；贯通所述第一极板的通孔，所述通孔的内壁上的介质层以及填充所述通孔的导电层；电连接所述第一极板的第一引出结构；电连接所有导电层的第二引出结构，电连接的所有导电层为第二极板。2.根据权利要求1所述的半导体器件，其特征在于，所述通孔为多个且呈阵列排布。3.根据权利要求1所述的半导体器件，其特征在于，所述第二引出结构包括：各所述导电层上的第一接触，以及将所有所述第一接触连接的第一互联结构。4.根据权利要求1所述的半导体器件，其特征在于，所述绝缘环为方形或圆形。5.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述第一半导体衬底包括第一区域和第二区域，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。6.根据权利要求5所述的半导体器件，其特征在于，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。7.根据权利要求6所述的半导体器件，其特征在于，所述第一引出结构包括所述第二区域的第一表面上覆盖层中的第一接触以及所述介质层中第一接触上的第一互联结构，所述覆盖层与所述堆叠层具有基本相同的高度，所述第一互联结构与所述存储单元互联结构具有相同的结构。8.根据权利要求7所述的半导体器件，其特征在于，还包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；所述存储单元互联结构和所述第一引出结构分别与所述MOS器件的互联结构电连接。9.根据权利要求8所述的半导体器件，其特征在于，所述MOS器件包括低压MOS器件和高压MOS器件。10.一种半导体器件的制造方法，其特征在于，包括：提供第一半导体衬底...

【专利技术属性】
技术研发人员：陈亮，刘威，吴昕，甘程，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42