半导体存储器件和导体结构制造技术

提供了半导体存储器件和导体结构。该半导体存储器件可以包括衬底、堆叠在衬底上的栅电极结构、在栅电极结构之间的绝缘图案、穿透栅电极结构和绝缘图案的垂直沟道、以及数据存储图案。垂直沟道可以电连接到衬底。数据存储图案可以布置在栅电极结构与垂直沟道之间。栅电极结构的每个可以包括壁垒膜、金属栅极和晶粒边界填塞层。晶粒边界填塞层可以在壁垒膜与金属栅极之间。

【技术实现步骤摘要】
半导体存储器件和导体结构
专利技术构思涉及半导体存储器件，更具体地，涉及具有高器件可靠性的半导体存储器件和导体结构。
技术介绍
为了半导体器件的高度集成，正提议具有沿垂直方向三维布置的存储单元的垂直半导体器件。然而，此类半导体器件的结构正变得越来越复杂，并且由于复杂的结构，均匀地形成特定材料膜正变得更加困难。因此，可以探索用于形成材料膜的不同方式。
技术实现思路
专利技术构思涉及具有高器件可靠性的半导体存储器件。专利技术构思还涉及具有高器件可靠性的导体结构。根据专利技术构思的一些示例实施方式，一种半导体存储器件可以包括衬底、堆叠在衬底上的多个栅电极结构、在所述多个栅电极结构之间的绝缘图案、穿透所述多个栅电极结构和绝缘图案的垂直沟道、以及数据存储图案。垂直沟道可以电连接到衬底。数据存储图案可以在所述多个栅电极结构与垂直沟道之间。所述多个栅电极结构的每个可以包括壁垒膜、金属栅极、以及在壁垒膜与金属栅极之间的晶粒边界填塞(plugging)层。根据专利技术构思的一些示例实施方式，一种半导体存储器件可以包括衬底、堆叠在衬底上的多个栅电极结构、在所述多个栅电极结构之间的绝缘图案、穿透所述多个栅电极结构和绝缘图案的垂直沟道、以及数据存储图案。垂直沟道可以电连接到衬底。数据存储图案可以在所述多个栅电极结构与垂直沟道之间。所述多个栅电极结构的每个可以包括在金属栅极的表面上的金属氮化物层。金属氮化物层可以包括富氧层。根据专利技术构思的一些示例实施方式，一种导体结构可以包括包含凹陷部分的绝缘层、共形地设置在凹陷部分中的壁垒膜、在壁垒膜上并填充凹陷部分的金属层、以及在壁垒膜与金属层之间的晶粒边界填塞层。附图说明专利技术构思将由以下结合附图的详细描述被更清楚地理解，附图中：图1是示出根据专利技术构思的一些示例实施方式的半导体器件的框图；图2是示出图1的存储单元阵列的一示例的框图；图3是示意性地示出图2的存储块的单元阵列的电路图；图4是示出三维半导体存储器件的单元阵列的透视图；图5是图4中的部分V的放大剖视图；图6是图4中的部分VI的剖视图；图7是根据专利技术构思的一些示例实施方式的如图5中的A所指示的部分的透视图，其中省略了金属栅极；图8是根据专利技术构思的一些示例实施方式的如图5中的A所指示的部分的透视图，其中省略了金属栅极；图9是根据专利技术构思的一些示例实施方式的如图5中的A所指示的部分的金属氮化物层的一部分的侧剖视图；图10A至10H是顺序地示出根据专利技术构思的一些示例实施方式的制造半导体存储器件的方法的侧剖视图；图11是图10C的部分C的局部剖视图；图12是图10D的部分C的局部剖视图；图13A至13C是用于详细描述设置导电膜140a的方法的局部剖视图，并且可以对应于图10G的部分C；图14是根据专利技术构思的一些示例实施方式的围绕单元柱的半导体存储器件的侧剖视图；以及图15是根据专利技术构思的一些示例实施方式的导体结构的侧剖视图。具体实施方式图1是示出根据专利技术构思的示例实施方式的半导体器件的框图。参照图1，根据专利技术构思的一些示例实施方式的半导体器件可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出电路40和控制逻辑50。存储单元阵列10可以经由多个字线WL连接到地址解码器20，并且可以经由多个位线BL连接到读/写电路30。存储单元阵列10可以包括多个存储单元。例如，存储单元阵列10可以配置为在每个单元中存储一个或更多个比特(bit)。地址解码器20可以经由字线WL连接到存储单元阵列10。地址解码器20根据控制逻辑50的控制而工作。地址解码器20可以从外部接收地址ADDR。地址解码器20对接收到的地址ADDR当中的行地址进行解码，以从字线WL当中选择对应的字线。此外，地址解码器20对地址ADDR当中的列地址进行解码并将解码后的列地址传输到读/写电路30。例如，地址解码器20可以包括诸如行解码器、列解码器和地址缓冲器的元件。读/写电路30可以经由位线BL连接到存储单元阵列10，并经由数据线DL连接到数据输入/输出电路40。读/写电路30可以根据控制逻辑50的控制而工作。读/写电路30从地址解码器20接收解码后的列地址。读/写电路30利用解码后的列地址选择位线BL。例如，读/写电路30从数据输入/输出电路40接收数据，并将接收到的数据写入存储单元阵列10。读/写电路30从存储单元阵列10读取数据，并将读取的数据传输到数据输入/输出电路40。读/写电路30从存储单元阵列10的第一存储区域读取数据，并将读取的数据写入存储单元阵列10的第二存储区域。例如，读/写电路30可以执行回拷(copy-back)操作。读/写电路30可以包括含页缓冲器(或页寄存器)和列选择电路的元件。在另一示例中，读/写电路30可以包括含读出放大器、写入驱动器和列选择电路的元件。数据输入/输出电路40可以经由数据线DL连接到读/写电路30。数据输入/输出电路40根据控制逻辑50的控制而工作。数据输入/输出电路40与外部交换数据DATA。数据输入/输出电路40经由数据线DL将数据DATA传输到读/写电路30。数据输入/输出电路40将通过数据线DL从读/写电路30传输的数据DATA输出到外部。例如，数据输入/输出电路40可以包括诸如数据缓冲器的元件。控制逻辑50可以连接到地址解码器20、读/写电路30和数据输入/输出电路40。控制逻辑50控制3D半导体器件的操作。控制逻辑50可以响应于从外部(例如外部存储控制器)传输的控制信号CTRL而工作。图2是示出图1的存储单元阵列的一示例的框图。参照图2，存储单元阵列10可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn的每个可以具有三维(3D)结构和/或垂直结构。例如，存储块BLK1至BLKn的每个可以包括沿彼此交叉的第一至第三方向D1、D2和D3延伸的结构。例如，存储块BLK1至BLKn的每个包括沿第三方向D3延伸的多个单元串。图3是示意性地示出图2的存储块的单元阵列的电路图。图4是示出三维半导体存储器件的单元阵列的透视图。参照图3，根据专利技术构思的一些示例实施方式的三维半导体存储器件的单元阵列包括公共源极线CSL、多个位线BL、以及布置在公共源极线CSL与多个位线BL之间的多个单元串CSTR。多个位线BL被二维地布置，并且多个单元串CSTR分别与其并联连接。多个单元串CSTR可以共同连接到公共源极线CSL。换言之，多个单元串CSTR可以布置在多个位线与一个公共源极线CSL之间。此外，多个公共源极线CSL可以被二维地布置。这里，电相同的电压可以被施加到多个公共源极线CSL，或者多个公共源极线CSL的每个可以被电地且独立地控制。多个单元串CSTR的每个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及布置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。而且，地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以共同连接到地选择晶体管GST的源极。而且，设置在公共源极线CSL与位线BL之间的地选择线GSL、多个字线WL0至WL3和多个串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：衬底；堆叠在所述衬底上的多个栅电极结构，所述多个栅电极结构的每个包括壁垒膜、金属栅极和在所述壁垒膜与所述金属栅极之间的晶粒边界填塞层；在所述多个栅电极结构之间的绝缘图案；穿透所述多个栅电极结构和所述绝缘图案的垂直沟道，所述垂直沟道电连接到所述衬底；以及在所述多个栅电极结构与所述垂直沟道之间的数据存储图案。

【技术特征摘要】
2017.07.10 KR 10-2017-00872841.一种半导体存储器件，包括：衬底；堆叠在所述衬底上的多个栅电极结构，所述多个栅电极结构的每个包括壁垒膜、金属栅极和在所述壁垒膜与所述金属栅极之间的晶粒边界填塞层；在所述多个栅电极结构之间的绝缘图案；穿透所述多个栅电极结构和所述绝缘图案的垂直沟道，所述垂直沟道电连接到所述衬底；以及在所述多个栅电极结构与所述垂直沟道之间的数据存储图案。2.根据权利要求1所述的半导体存储器件，其中所述壁垒膜包括多晶金属氮化物。3.根据权利要求2所述的半导体存储器件，其中所述晶粒边界填塞层在晶粒之间的界面处包含氧。4.根据权利要求3所述的半导体存储器件，其中所述晶粒边界填塞层的晶粒之间的界面处的氧成原子、分子、离子、自由基或金属氧化物的形式。5.根据权利要求3所述的半导体存储器件，其中所述晶粒边界填塞层的晶粒之间的所述界面中存在的氧经由原子探针层析技术可观察到。6.根据权利要求3所述的半导体存储器件，其中所述壁垒膜包括晶粒，以及所述晶粒边界填塞层的晶粒与所述壁垒膜的晶粒相同。7.根据权利要求3所述的半导体存储器件，其中金属氮化物的至少一个晶粒跨越所述壁垒膜和所述晶粒边界填塞层存在。8.根据权利要求3所述的半导体存储器件，其中金属氮化物的至少一个晶粒贯穿所述壁垒膜和所述晶粒边界填塞层的总体厚度而存在。9.根据权利要求3所述的半导体存储器件，其中所述壁垒膜和所述晶粒边界填塞层包括金属氮化物的晶粒，该金属氮化物的晶粒贯穿所述壁垒膜和所述晶粒边界填塞层的总体厚度分布，沿着所述晶粒边界填塞层中的晶粒之间的界面存在氧，以及沿着所述壁垒膜中的晶粒之间的界面不存在氧，以及所述壁垒膜中的晶粒之间的界面从所述晶粒边界填塞层中的晶粒之间的界面连续地延伸。10.根据权利要求2所述的半导体存储器件，其中所述金属氮化物包括...

【专利技术属性】
技术研发人员：韩赫，朴济宪，金度亨，金台镛，李根，李正吉，林炫锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR