多分割3D NAND存储器件制造技术

公开了一种用于形成3D存储器的阶梯结构的方法。所述方法包括：提供衬底，在所述衬底之上形成交替堆叠层，在所述交替堆叠层的表面之上形成多个块区，形成第一多个阶梯结构以暴露所述块区中的每者处的第一数量的最顶部堆叠层的部分，以及在所述块区中的每者处的第二多个阶梯结构处去除所述第一数量的堆叠层。

【技术实现步骤摘要】
【国外来华专利技术】多分割3DNAND存储器件
技术介绍
本公开的实施例涉及三维(3D)存储器件及其制作方法。通过改进工艺技术、电路设计、编程算法和制作工艺而使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到和来自存储器阵列的信号的外围器件。3D存储器架构可以包括布置在衬底之上的字线的堆叠层，其中，多个半导体沟道穿过字线并与字线相交进入衬底。字线与半导体沟道的交点形成了存储单元。
技术实现思路
在本公开中描述了用于形成3D存储器件的阶梯结构的方法的实施例。所公开的结构和方法提供了很多益处，包括但不限于降低了3D存储器件的制作复杂性和制造成本。公开了用于形成三维(3D)存储器件中的阶梯结构的方法。所述方法可以包括在衬底之上形成交替堆叠层以及使用第一重复刻蚀-修整过程在所述交替堆叠层的块区的部分中形成第一多个第一阶梯结构。所述方法还包括使用第二重复刻蚀-修整过程通过在所述第一阶梯结构中的每者上叠加第三阶梯结构而在块区的部分中形成第一多个第二阶梯结构。此外，所述方法可以包括在第二多个第二阶梯结构处去除多个台阶。在一些实施例中，一种半导体结构包括衬底以及设置在所述衬底之上的第一多个堆叠层，其中，所述第一多个堆叠层具有第一数量的堆叠层。所述半导体结构进一步包括设置在所述第一多个堆叠层之上的第二多个堆叠层，其中，所述第二多个堆叠层具有所述第一数量的堆叠层。所述半导体结构进一步包括设置在所述衬底之上的第一阶梯结构以及与所述第一阶梯结构水平毗邻的第二阶梯结构。所述第一阶梯结构的台阶暴露所述第一多个堆叠层中的堆叠层的部分。所述第二阶梯结构的台阶暴露所述第二多个堆叠层中的堆叠层的部分。所述第一阶梯结构包括第一水平方向上的第二数量的台阶以及第二水平方向上的第三数量的台阶。在所述半导体结构的一些实施例中，所述第二阶梯结构进一步包括第一水平方向上的第二数量的台阶以及第二水平方向上的第三数量的台阶。在所述半导体结构的一些实施例中，第一阶梯结构的顶部台阶比第二阶梯结构的顶部台阶低至少第一数量的级。在所述半导体结构的一些实施例中，所述第一数量等于台阶的第二和第三数量的乘积。在所述半导体结构的一些实施例中，所述第一水平方向上的所述第一和第二阶梯结构的每个台阶是第三数量的级。在所述半导体结构的一些实施例中，所述第二水平方向上的所述第一和第二阶梯结构的每个台阶是一级。在所述半导体结构的一些实施例中，所述第一或第二多个堆叠层中的每个堆叠层包括绝缘材料层和导电材料层。在所述半导体结构的一些实施例中，导电材料层包括钨、多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽或氮化钨中的一者或多者。在一些实施例中，一种用于形成半导体结构的方法包括在衬底之上形成多个堆叠层以及形成第一多个阶梯结构，其中，每个阶梯结构的台阶暴露所述多个堆叠层中的堆叠层的部分。所述第一多个阶梯结构的形成包括：使用第一掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分，修整所述第一掩模堆叠层，以及重复去除和修整操作以形成每个阶梯结构的第一水平方向上的第一数量的台阶。所述方法进一步包括形成第二掩模堆叠层以覆盖第二多个阶梯结构并从所述第一多个阶梯结构暴露第三多个阶梯结构，其中，所述第二多个阶梯结构中的每者与来自所述第三多个阶梯结构的相应阶梯结构相邻。所述方法还包括使用所述第二掩模堆叠层去除所述多个堆叠层中的第二数量的堆叠层。在所述方法的一些实施例中，所述第一多个阶梯结构的形成进一步包括：形成第三掩模堆叠层以覆盖第一水平方向上的第一多个阶梯结构；使用所述第三掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分；修整所述第三掩模堆叠层；以及依次重复去除和修整操作，以形成每个阶梯结构的第二水平方向上的第三数量的台阶。在所述方法的实施例中，来自所述第三多个阶梯结构的阶梯结构的顶部台阶比来自所述第二多个阶梯结构的阶梯结构的顶部台阶低至少第二数量的级。在所述方法的一些实施例中，所述方法中使用的第二数量等于或者大于所述方法中使用的第一和第三数量的乘积。在所述方法的一些实施例中，所述第一、第二和第三掩模堆叠层的形成包括使用光刻工艺。在所述方法的一些实施例中，去除所述多个堆叠层中的第二数量的堆叠层包括干法刻蚀、湿法刻蚀或其组合。在所述方法的一些实施例中，修整所述第一掩模堆叠层包括从所述第一掩模堆叠层的边界向内且递增地刻蚀所述第一掩模堆叠层。在所述方法的一些实施例中，形成所述多个堆叠层包括使用化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)或其组合沉积每个堆叠层。在一些实施例中，一种存储器件包括衬底、设置在所述衬底之上的第一多个堆叠层、以及设置在所述第一多个堆叠层之上的第二多个堆叠层。此外，竖直存储器串可以延伸通过所述第一和第二多个堆叠层，并且第一和第二阶梯结构可以被设置为与所述竖直存储器串相邻，其中，所述第一阶梯结构暴露所述第一多个堆叠层中的每个堆叠层的部分，并且所述第二阶梯结构暴露所述第二多个堆叠层中的每个堆叠层的部分，其中，所述第一阶梯结构与所述第二阶梯结构水平毗邻。所述第一和第二阶梯结构中的每者可以包括第一水平方向上的第一数量的台阶以及第二水平方向上的第二数量的台阶。在所述存储器件的一些实施例中，所述第一和第二多个堆叠层中的每个堆叠层包括与所述存储器串的部分接触的导电层。在所述存储器件的一些实施例中，所述第一水平方向上的所述第一数量的台阶中的每者是第二数量的级，并且所述第二水平方向上的第二数量的台阶中的每者是一级。在所述存储器件的一些实施例中，所述第一阶梯结构的顶部台阶比所述第二阶梯结构的顶部台阶低至少第三数量的级，其中，所述第三数量等于或者大于所述第一和第二数量的乘积。本领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其它方面。附图说明被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。图1示出了根据一些实施例的示例性3D存储结构的顶视图。图2A示出了根据一些实施例的在块区中的每者的部分处形成了第一阶梯结构之后的示例性3D存储结构的顶视图。图2B示出了根据一些实施例的块区的3D视图。图3A示出了根据一些实施例的在块区中的每者处形成了第二阶梯结构之后的示例性3D存储结构的顶视图。图3B示出了根据一些实施例的块区的3D视图。图4示出了根据一些实施例的示例性3D存储结构的顶视图。图5示出了根据一些实施例的块区的3D视图。图6示出了根据一些实施例的用于形成3D存储器件的示例性方法的流程图。具体实施方式尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：衬底；设置在所述衬底之上的第一多个堆叠层，其中，所述第一多个堆叠层具有第一数量的堆叠层；设置在所述第一多个堆叠层之上的第二多个堆叠层，其中，所述第二多个堆叠层具有所述第一数量的堆叠层；设置在所述衬底之上的第一阶梯结构，其中，所述第一阶梯结构的台阶暴露所述第一多个堆叠层中的堆叠层的部分，所述第一阶梯结构包括：第一水平方向上的第二数量的台阶；以及第二水平方向上的第三数量的台阶；以及在水平方向上与所述第一阶梯结构毗邻的第二阶梯结构，其中，所述第二阶梯结构的台阶暴露所述第二多个堆叠层中的堆叠层的部分。

【技术特征摘要】
【国外来华专利技术】1.一种半导体结构，包括：衬底；设置在所述衬底之上的第一多个堆叠层，其中，所述第一多个堆叠层具有第一数量的堆叠层；设置在所述第一多个堆叠层之上的第二多个堆叠层，其中，所述第二多个堆叠层具有所述第一数量的堆叠层；设置在所述衬底之上的第一阶梯结构，其中，所述第一阶梯结构的台阶暴露所述第一多个堆叠层中的堆叠层的部分，所述第一阶梯结构包括：第一水平方向上的第二数量的台阶；以及第二水平方向上的第三数量的台阶；以及在水平方向上与所述第一阶梯结构毗邻的第二阶梯结构，其中，所述第二阶梯结构的台阶暴露所述第二多个堆叠层中的堆叠层的部分。2.根据权利要求1所述的半导体结构，其中，所述第二阶梯结构进一步包括所述第一水平方向上的所述第二数量的台阶以及所述第二水平方向上的所述第三数量的台阶。3.根据权利要求1所述的半导体结构，其中，所述第一阶梯结构的顶部台阶比所述第二阶梯结构的顶部台阶低至少所述第一数量的级。4.根据权利要求1所述的半导体结构，其中，所述第一数量等于所述第二数量和所述第三数量的乘积。5.根据权利要求2所述的半导体结构，其中，所述第一水平方向上的所述第一阶梯结构和所述第二阶梯结构的每个台阶是所述第三数量的级。6.根据权利要求3所述的半导体结构，其中，所述第二水平方向上的所述第一阶梯结构和所述第二阶梯结构的每个台阶是一级。7.根据权利要求1所述的半导体结构，其中，所述第一多个堆叠层和所述第二多个堆叠层中的每个堆叠层包括绝缘材料层和导电材料层。8.根据权利要求7所述的半导体结构，其中，所述导体材料层包括钨、多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽或氮化钨中的一者或多者。9.一种形成半导体结构的方法，包括：在衬底之上形成多个堆叠层；形成第一多个阶梯结构，其中，每个阶梯结构的台阶暴露所述多个堆叠层中的堆叠层的部分，所述第一多个阶梯结构的形成包括：使用第一掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分；修整所述第一掩模堆叠层；以及重复所述去除和修整操作，以形成每个阶梯结构的处于第一水平方向上的第一数量的台阶；形成第二掩模堆叠层以覆盖第二多个阶梯结构并且从所述第一多个阶梯结构暴露第三多个阶梯结构，其中，所述第二多个阶梯结构中的每者与来自所述第三多个阶梯结构的相应阶梯结构相邻；以及使用所述第二掩模堆叠层去除所述多个堆叠层中的第二数量的堆叠层。10.根据权利要求9所述的方法，其中，所述第一多个阶梯结构的形成进一步包括：形成第三掩模堆叠层以覆盖所述第一...

【专利技术属性】
技术研发人员：张中，李艳妮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42