三维存储器制造技术

本实用新型专利技术涉及半导体制造技术领域，尤其涉及一种三维存储器。所述三维存储器，包括：衬底；堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面；绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极。本实用新型专利技术避免了三维存储器易出现失效的问题，提高了三维存储器的存储性能。

【技术实现步骤摘要】
三维存储器
本技术涉及半导体制造
，尤其涉及一种三维存储器。
技术介绍
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3DNAND(三维NAND)存储器；随着集成度的越来越高，3DNAND存储器已经从32层发展到64层，甚至更高的层数。一般来说，三维存储器包括由栅极和绝缘层交替堆叠形成的堆叠结构，插塞(Contact)在堆叠结构的台阶区域与栅极电连接。但是，在三维存储器的实际制造过程中，为了实现插塞与堆叠结构中的栅极之间的良好电连接，首先需要在覆盖所述堆叠结构的介质层中刻蚀通孔直至所述台阶区域的栅极表面，然后再在所述通孔中填充用于形成插塞的金属材料。然而，在通孔刻蚀过程中，极易造成栅极击穿，使得通孔穿过两层栅极之间的绝缘层。在这种情况下，于所述通孔中填充用于形成插塞的金属材料后，会导致不同栅极层之间的短接，从而使得对存储单元的控制错误，引发存储失效。因此，如何提高三维存储器的存储性能，避免存储失效，是目前亟待解决的技术问题。
技术实现思路
本技术提供一种三维存储器，用于解决现有的三维存储器易出现存储失效的问题，以提高三维存储器的存储性能。为了解决上述问题，本技术提供了三维存储器，包括：衬底；堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面；绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极。优选的，所述栅极具有厚度均匀的栅极本体部，所述增厚部位于所述栅极本体部之上；所述增厚部的边缘沿水平方向突出于所述栅极本体部的边缘。优选的，所述栅极本体部的厚度为5nm～25nm，所述增厚部的厚度为15nm～35nm。优选的，位于台阶区域的所述栅极与插塞的一端连接，所述插塞的另一端与互连结构连接；若干层所述栅极沿垂直于所述衬底的方向依次排列；相邻的两个第奇数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于另一层所述栅极的边缘，与所述第奇数层的所述栅极连接的插塞沿第一方向排列。优选的，相邻的两个第偶数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于所述另一层所述栅极的边缘，与所述第偶数层的所述栅极连接的插塞沿第二方向排列；所述第一方向与所述第二方向呈设定角。优选的，所述原子层沉积层的材料为二氧化硅。优选的，所述原子层沉积层的厚度为5nm～20nm。优选的，所述三维存储器为3DNAND存储器。优选的，所述层间绝缘层为化学气相沉积层。优选的，还包括：至少覆盖若干层台阶的介电层，所述介电层为HDP层或FSG层；所述介电层至少与所述原子层沉积层、增厚部接触。本技术提供的三维存储器，通过增加堆叠结构端部栅极的厚度，增大了插塞通孔的刻蚀窗口，避免了插塞与栅极端部连接时易发生击穿的现象，避免了三维存储器易出现失效的问题，提高了三维存储器的存储性能；同时，在堆叠结构端部的台阶侧壁形成原子层沉积层，实现了相邻两层台阶中栅极的电性隔离，避免了在增加堆叠结构端部的栅极厚度时栅极材料残留于台阶侧壁，从而防止了相邻台阶之间栅极的短接，确保了三维存储器存储性能的稳定。附图说明附图1是本技术具体实施方式中三维存储器的结构示意图；附图2是本技术具体实施方式中三维存储器的制造方法流程图；附图3A-3F是本技术具体实施方式中三维存储器制造过程中的主要工艺截面示意图。具体实施方式下面结合附图对本技术提供的三维存储器及其制造方法的具体实施方式做详细说明。三维存储器中具有堆叠结构，所述堆叠结构包括若干层交替排列的栅极和层间绝缘层。所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域，所述核心区域用于数据的存储，所述台阶区域用于与金属插塞的一端连接，金属插塞的另一端用于与互连结构连接。在对位于台阶区域的栅极进行刻蚀以形成插塞通孔的过程中，极易将栅极层击穿，从而导致在通孔中填充金属形成插塞后，相邻层的栅极出现短接，引发存储单元的控制失效。由于核心区域栅极的厚度影响三维存储器制备的众多工艺参数，故不能轻易改动。而台阶区域的栅极厚度可以通过工艺来调整。一般来说，台阶区域栅极层的厚度越厚，通孔刻蚀工艺的窗口越大，从而越不容易出现相邻栅极通过通孔导通的问题。然而，增加台阶区域栅极层的厚度无法有效实施，主要问题是：一方面，通过直接沉积牺牲层的方法增加牺牲层的厚度，会使台阶顶面和侧壁都覆盖有牺牲层，而台阶的顶面和侧壁是近乎垂直的角度关系，侧壁表面沉积的牺牲层难以通过刻蚀的方法去除，从而使得相邻栅极易通过侧壁导通，造成存储器的失效；另一方面，如果通过增大刻蚀量的方法去除侧壁表面沉积的牺牲层，容易造成相邻台阶在连接角落出现较大的缺口，导致下层台阶中的牺牲层被夹断呈孤岛，最终导致下层台阶中的栅极连线失效。为了解决上述问题，本具体实施方式提供了一种三维存储器，附图1是本技术具体实施方式中三维存储器的结构示意图。本具体实施方式中的三维存储器优选为3DNAND存储器。如图1所示，本具体实施方式提供的三维存储器，包括：衬底20、形成于所述衬底20之上的堆叠结构以及绝缘的原子层沉积层23。所述堆叠结构，包括沿垂直于所述衬底20的方向交替堆叠的栅极25和层间绝缘层21，并具有位于端部的若干层台阶；所述栅极25具有沿自所述衬底20指向所述堆叠结构的方向突出的增厚部251，所述增厚部251位于所述台阶的顶面。所述原子层沉积层23，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极25。本具体实施方式中的所述层间绝缘层21优选为化学气相沉积层。优选的，所述原子层沉积层23的材料为二氧化硅。更优选的，所述原子层沉积层23的厚度为5nm～20nm。所述堆叠结构由所述栅极25与所述层间绝缘层21沿垂直于所述衬底20的方向交替堆叠构成。所述堆叠结构的堆叠层数可以是32层、64层、96层或者其他层数，本领域技术人员可以根据实际需要进行设定。一般来说，堆叠层数越多，所述三维存储器的集成度越高。具体来说，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域，所述核心区域用于信息的存储，所述台阶区域中的栅极25用于与插塞(图中未示出)的一端连接，所述插塞的另一端用于与互连结构(图中未示出)连接。在所述堆叠结构中，相邻的一层层间绝缘层21与一层栅极25组成一个绝缘/栅极层对。所述台阶区域包括沿垂直于所述衬底20的方向排列的若干层台阶，每层台阶包括一个绝缘/栅极层对或者多个绝缘/栅极层对，且下层台阶中的绝缘/栅极层对沿水平方向突出于上层台阶中的绝缘/栅极层对。本具体实施方式通过在所述台阶的侧壁形成原子层沉积层23，避免在形成增厚部的过程中出现相邻两层台阶中的栅极通过台阶侧壁导通的现象，也避免了过刻蚀导致的栅极夹断，在有效增加台阶区域栅极厚度的同时，确保了三维存储器存储性能的稳定，防止了存储失效的发生。优选的，所述栅极25具有厚度均匀的栅极本体部252，所述增厚部251位于所述栅极本体部252之本文档来自技高网...

【技术保护点】
1.一种三维存储器，其特征在于，包括：衬底；堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面；绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极。

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：衬底；堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面；绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极。2.根据权利要求1所述的三维存储器，其特征在于，所述栅极具有厚度均匀的栅极本体部，所述增厚部位于所述栅极本体部之上；所述增厚部的边缘沿水平方向突出于所述栅极本体部的边缘。3.根据权利要求2所述的三维存储器，其特征在于，所述栅极本体部的厚度为5nm～25nm，所述增厚部的厚度为15nm～35nm。4.根据权利要求1所述的三维存储器，其特征在于，位于台阶区域的所述栅极与插塞的一端连接，所述插塞的另一端与互连结构连接；若干层所述栅极沿垂直于所述衬底的方向依次排列；相邻的两个第奇数层所述栅极中，较靠近所述衬底的所述...

【专利技术属性】
技术研发人员：李思晢，华文宇，肖莉红，赵祥辉，张帜，张富山，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：湖北,42