半导体存储器件及其制造方法技术

公开了一种半导体存储器件及其制造方法。该半导体存储器件包括单元阵列区域和外围电路区域。该单元阵列区域包括多个电极结构和多个垂直结构，该多个电极结构包括依次堆叠在体导电层上的多个电极，该多个垂直结构穿透电极结构并且连接到体导电层。外围电路区域包括剩余基板和在剩余基板上的外围晶体管。剩余基板具有比体导电层的顶表面高的顶表面。

【技术实现步骤摘要】
半导体存储器件及其制造方法
专利技术构思涉及一种半导体器件及其制造方法，更具体地，涉及一种三维非易失性存储器件及其制造方法。
技术介绍
提高半导体器件的集成可以改善性能、降低制造成本并降低产品的价格。典型的二维存储器件的集成主要由单位存储单元占据的面积决定，从而其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的非常昂贵的处理设备对提高二维存储器件的集成设置了实际的限制。
技术实现思路
专利技术构思的一些实施方式提供了一种制造半导体存储器件的简化方法。专利技术构思的一些实施方式提供了一种其厚度减小的半导体存储器件。根据一些示例实施方式，一种半导体存储器件可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括：多个电极结构，包括依次堆叠在体导电层(bodyconductivelayer)上的多个电极；以及多个垂直结构，穿透电极结构并且连接到体导电层。外围电路区域可以包括：剩余基板；以及在剩余基板上的外围晶体管。剩余基板可以具有比体导电层的顶表面高的顶表面。根据专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：多个电极结构，包括依次堆叠在体导电层上的多个电极；多本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：单元阵列区域，连接到外围电路区域，所述单元阵列区域包括在体导电层上的多个电极结构和多个垂直结构，所述多个电极结构每个包括依次层叠在所述体导电层上的多个电极，所述多个垂直结构穿透所述多个电极结构并且连接到所述体导电层，所述外围电路区域包括在剩余基板上的外围晶体管，并且所述剩余基板的顶表面高于所述体导电层的顶表面。

【技术特征摘要】
2017.06.12 KR 10-2017-00733901.一种半导体存储器件，包括：单元阵列区域，连接到外围电路区域，所述单元阵列区域包括在体导电层上的多个电极结构和多个垂直结构，所述多个电极结构每个包括依次层叠在所述体导电层上的多个电极，所述多个垂直结构穿透所述多个电极结构并且连接到所述体导电层，所述外围电路区域包括在剩余基板上的外围晶体管，并且所述剩余基板的顶表面高于所述体导电层的顶表面。2.根据权利要求1所述的半导体存储器件，其中所述体导电层在所述剩余基板下面延伸。3.根据权利要求1所述的半导体存储器件，其中所述体导电层的厚度小于所述剩余基板的厚度。4.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶硅。5.根据权利要求1所述的半导体存储器件，其中所述多个垂直结构的每个包括沟道半导体层和数据存储层，并且所述体导电层连接到所述沟道半导体层。6.根据权利要求5所述的半导体存储器件，其中所述沟道半导体层的底表面在与所述数据存储层的底表面相同的水平面处。7.根据权利要求1所述的半导体存储器件，还包括：蚀刻停止层，在所述多个电极结构与所述体导电层之间，其中所述多个垂直结构穿透所述蚀刻停止层。8.根据权利要求1所述的半导体存储器件，还包括：公共源极导电线，在所述多个电极结构之间延伸，其中所述公共源极导电线连接到所述体导电层。9.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶半导体层和金属层，并且所述金属层隔着所述多晶半导体层而与所述多个垂直结构间隔开。10.根据权利要求1所述的半导体存储器件，还包括：多个绝缘图案，位于所述体导电层中并穿透所述体导电层。11.根据权利要求1所述的半导体存储器件，还包括：绝缘图案，在所述剩余基板下面使得所述剩余基板在所述绝缘图案上，其中所述体导电层局部地提供在所述单元阵列区域中。12.根据权利要求1所述的半导体存储器件，其中，在所述单元阵列区域上，所述剩余基板在所述体导电层与所述多个电极结构之间延伸。13.根据权利要求12所述的半导体存储器件，其中所述剩余基板在所述外围电路区域上比在所述单元阵列区域上厚。14.根据权利要求1所述的半导体存储器件，其中所述体导电层在所述剩余基板下面延伸，并且...

【专利技术属性】
技术研发人员：黄盛珉，任峻成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR