浮栅存储器件及其控制方法、3D存储器件与2D存储器件技术

本申请公开了一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，该浮栅存储器件包括：浮栅；控制栅，位于浮栅上方；夹在浮栅与控制栅之间的第一介质层；半导体衬底；第二介质层，夹在浮栅与半导体衬底之间；以及源区与漏区，位于半导体衬底中，并位于浮栅两侧。其中，第一介质层的材料包括铁电材料，在浮栅存储器件的初始状态下，第一介质层进行一次性负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，从而减小了施加在控制栅的栅极电压，降低了存储器件的工作电压。

Floating-gate memory device and its control method, 3D memory device and 2D memory device

The present application discloses a floating gate memory device and its control method, a 3D memory device and a 2D memory device. The floating gate memory device includes: a floating gate; a control gate located above the floating gate; a first dielectric layer sandwiched between the floating gate and the control gate; a semiconductor substrate; a second dielectric layer sandwiched between the floating gate and the semiconductor substrate; and a source region and a drain region located in the semiconductor substrate, and Located on both sides of the floating grate. The material of the first dielectric layer includes ferroelectric material. In the initial state of the floating gate memory device, the first dielectric layer carries out one-time negative voltage pretreatment to change the capacitance between the floating gate and the control gate into negative value, so that the ratio of the total capacitance of the floating gate memory device to the total capacitance of the floating gate memory device is greater than 1, thus reducing the gate voltage applied to the control gate and reducing the working voltage of the memory device. \u3002

【技术实现步骤摘要】
浮栅存储器件及其控制方法、3D存储器件与2D存储器件
本专利技术涉及半导体
，更具体地，涉及一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高，现已经开发出二维结构的存储器件(即，2D存储器件)和三维结构的存储器件(即，3D存储器件)。存储器件的存储单元主要包括浮栅与控制栅，浮栅利用控制栅接收到的栅极电压产生感应电压，实现编程/擦除操作。然而，在现有技术中，浮栅与控制栅之间的电容与存储器件的总电容之比<1，导致在存储器件产生感应电压的过程中会损失一部分电压，因此，需要在控制栅施加较大的栅极电压来保证存储器件的正常工作，存在高压器件能耗高、成本高的问题。鉴于上述问题，希望提供一种存储器件与控制方法，可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而降低能耗、减少成本。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，通过初始状态的存储器件中的第一介质层或栅介质层进行负电压预处理，以将浮栅与控制栅之间的电容变为负值，使得电压耦合系数大于1，从而减小了施加在控制栅的栅极电压，降低了工作电压。根据本专利技术的第一方面，提供了一种浮栅存储器件，包括：半导体衬底；第二介质层，所述第二介质层位于所述半导体衬底上方；浮栅，位于所述第二介质层上方；第一介质层，位于所述浮栅上方；控制栅，位于所述第一介质层上方；源区与漏区，位于所述半导体衬底中，并位于所述浮栅两侧，所述浮栅与所述控制栅之间的电容为负值，使得所述电容与所述浮栅存储器件的总电容之比大于1。优选地，所述第一介质层的材料包括铁电材料。优选地，对所述第一介质层进行一次性负电压预处理，以使所述浮栅与所述控制栅之间的电容为负值。优选地，还包括位于所述半导体衬底上并至少围绕所述浮栅第三介质层。优选地，还包括：字线，与所述控制栅接触，用于提供栅极电压；源线，与所述源区接触，用于提供源极电压；以及位线，与所述漏区接触，用于提供漏极电压。优选地，所述铁电材料包括二氧化铪或硅掺杂的二氧化铪。根据本专利技术的第二方面，提供了一种浮栅存储器件的控制方法，包括：控制栅接收栅极电压；位于半导体衬底上方的浮栅根据所述栅极电压产生感应电压；所述浮栅根据所述感应电压控制电子；以及对位于浮栅之上的第一介质层进行预处理以使所述浮栅与所述控制栅之间的电容变为负值，使得该电容与所述浮栅存储器件的总电容之比大于1，其中，所述控制栅位于所述第一介质层上方。优选地，所述对第一介质层进行预处理是进行一次性负电压预处理。优选地，所述浮栅根据所述感应电压控制电子为控制电子穿过位于浮栅和半导体衬底之间的第二介质层进出所述浮栅。优选地，通过以下公式计算所述所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比：CouplingRatio＝C1/(C1+Cothers)其中couplingratio表征耦合系数，所述耦合系数等于所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比，C1为所述浮栅与所述控制栅之间的电容，Cothers为其它电容。优选地，所述其它电容的相反数大于所述浮栅与所述控制栅之间的电容，并且所述其它电容的相反数小于零。优选地，所述其它电容包括所述浮栅与所述源区之间的电容、和/或所述浮栅与所述漏区之间的电容、和/或所述浮栅与所述衬底之间的电容。根据本专利技术的第三方面，提供了一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上方，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及多个沟道柱，贯穿所述栅叠层结构，包括依次围绕沟道层的隧穿介质层、电荷存储层以及栅介质层；所述电荷存储层与所述栅极导体之间的电容为负值，使得所述电容与所述3D存储器件的总电容之比大于1。优选地，所述栅介质层的材料包括铁电材料。优选地，所述电荷存储层与所述栅极导体之间的电容为负值是对所述栅介质层进行一次性负电压预处理得到的。根据本专利技术的第四方面，提供了一种2D存储器件，包括上述的浮栅存储器件。根据本专利技术实施例提供的浮栅存储器件及其控制方法，通过在浮栅与控制栅之间设置铁电材料的第一介质层，并在浮栅存储器件的初始状态下，第一介质层被负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，因此，可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而达到降低能耗、减少成本的目的。进一步地，根据本专利技术实施例提供的2D存储器件，由根据本专利技术实施例提供的浮栅存储器件组成，因此，也可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而达到降低能耗、减少成本的目的。根据本专利技术实施例提供的3D存储器件，通过在电荷存储层与栅极导体之间设置铁电材料的栅介质层，并在3D存储器件的初始状态下，栅介质层被负电压预处理以使电荷存储层与栅极导体之间的电容变为负值，使得该电容与3D存储器件的总电容之比大于1，从而降低了施加在栅极导体的栅极电压，进而降低了3D存储器件的工作电压、达到了减少能耗、降低成本的目的。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1示出根据本专利技术实施例的浮栅存储器件中一个存储单元的结构示意图。图2示出图1中的电容电路示意图。图3示出根据本专利技术实施例的浮栅存储器的控制方法流程图。图4a和4b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图5示出根据本专利技术实施例的3D存储器件的立体图。图6示出根据本专利技术实施例的第一介质层CV曲线示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。在下文中描述了本专利技术的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1示出根据本专利技术实施例的浮栅存储器件中一个存储单元的结构示意图。如图1所示，本专利技术实施例的浮栅存储器件包括：半导体衬底101、源区102、漏区103、源区102与漏区103之间的沟道层、第二介质层104、浮栅105、第一介质层106、控制栅107、第三介质层108、字线WL、源线SL、以及位线BL。第三介质层108位于半导体衬底101上，并至少围绕第二介质层104、浮栅105、第一介质层106以及控制栅107，用于分隔每个存储单元，控制栅107位于浮栅105上方，第一介质层10本文档来自技高网...

【技术保护点】
1.一种浮栅存储器件，包括：半导体衬底；第二介质层，所述第二介质层位于所述半导体衬底上方；浮栅，位于所述第二介质层上方；第一介质层，位于所述浮栅上方；控制栅，位于所述第一介质层上方；源区与漏区，位于所述半导体衬底中，并位于所述浮栅两侧，所述浮栅与所述控制栅之间的电容为负值，使得所述电容与所述浮栅存储器件的总电容之比大于1。

【技术特征摘要】
1.一种浮栅存储器件，包括：半导体衬底；第二介质层，所述第二介质层位于所述半导体衬底上方；浮栅，位于所述第二介质层上方；第一介质层，位于所述浮栅上方；控制栅，位于所述第一介质层上方；源区与漏区，位于所述半导体衬底中，并位于所述浮栅两侧，所述浮栅与所述控制栅之间的电容为负值，使得所述电容与所述浮栅存储器件的总电容之比大于1。2.根据权利要求1所述的浮栅存储器件，其中，所述第一介质层的材料包括铁电材料。3.根据权利要求2所述的浮栅存储器件，其中，对所述第一介质层进行一次性负电压预处理，以使所述浮栅与所述控制栅之间的电容为负值。4.根据权利要求3所述的浮栅存储器件，还包括位于所述半导体衬底上并至少围绕所述浮栅第三介质层。5.根据权利要求1-4任一所述的浮栅存储器件，还包括：字线，与所述控制栅接触，用于提供栅极电压；源线，与所述源区接触，用于提供源极电压；以及位线，与所述漏区接触，用于提供漏极电压。6.根据权利要求1-5任一所述的浮栅存储器件，其中，所述铁电材料包括二氧化铪或硅掺杂的二氧化铪。7.一种浮栅存储器件的控制方法，包括：控制栅接收栅极电压；位于半导体衬底上方的浮栅根据所述栅极电压产生感应电压；所述浮栅根据所述感应电压控制电子；以及对位于浮栅之上的第一介质层进行预处理以使所述浮栅与所述控制栅之间的电容变为负值，使得该电容与所述浮栅存储器件的总电容之比大于1，其中，所述控制栅位于所述第一介质层上方。8.根据权利要求7所述的控制方法，其中，所述对第一介质层进行预处理是进行一次性负电压预处理。9.根据权利要求8所述的控制方法，其中，所述浮...

【专利技术属性】
技术研发人员：杨盛玮，韩坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42