具有垂直结构电容元件的集成电路及其制造方法技术

本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。

【技术实现步骤摘要】
具有垂直结构电容元件的集成电路及其制造方法优先权声明本申请要求2017年8月28日提交的法国专利申请No.1757907的优先权，其内容在法律允许的最大范围内通过引用整体并入本文。
本专利技术的实施例和实施方式涉及集成电路，尤其涉及以累积模式或反转模式运行的电容元件。
技术介绍
电容元件，例如电荷存储电容器，通常是集成电路架构中的庞大部件。此外，制造集成电路部件的工艺步骤通常数量众多且昂贵，并且限制实施专用于制造单个元件或单个类型元件的步骤。因此，期望增加集成电路电容元件架构的每单位面积的电容，并且期望与集成电路的其他部件的生产一起实施其制造步骤。
技术实现思路
在本文中，根据一个方面，提供了一种集成电路，包括：半导体衬底，其包含掺杂有第一导电类型的至少一个半导体阱；电容元件，其包括至少一个沟槽，其包括包覆有绝缘包层的导电中心部分，并从第一侧垂直延伸到所述阱中，第一导电层覆盖位于第一侧上的第一绝缘层，第二导电层覆盖位于第一导电层上的第二绝缘层，导电中心部分与第一导电层电耦合或连接，从而形成电容元件的第一电极，第二导电层和阱电耦合或连接，从而形成电容元件的第二电极，绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。因此，所述至少一个沟槽允许第一电极的面积在阱的深度中被最大化，因此电容元件的每单位面积的电容将增加。根据一个实施例，辅助半导体层被配置为在阱中形成少数载流子源。辅助半导体层有利地掺杂有与第一导电类型相反的第二导电类型，并且旨在接收偏置电压。由于辅助层掺杂有与阱的导电类型相反的导电类型，辅助层形成少数载流子源，其允许电容元件在累积模式和反转模式下使用(即，两者在其电极之间具有正电压和负电压)。例如，辅助半导体层包括位于阱下方和所述至少一个沟槽下方的掩埋层，以及从第一侧延伸到掩埋层的接触段。辅助半导体层可以包括辅助接触区域，该辅助接触区域与第一侧齐平并且电耦合或连接到第二电极。所述至少一个沟槽还可以包括第二导电类型的注入区域，其位于包覆有所述包层的所述中心部分的底部与掩埋层之间。例如，辅助半导体层与阱中的第一侧齐平。辅助半导体层可以包括从第一侧延伸并且电耦合或连接到第二电极的辅助接触区域。根据一个实施例，所述集成电路包括存储器装置，所述存储器装置包括具有非易失性存储器单元的存储器平面，所述非易失性存储器单元配备有存取晶体管以及浮栅晶体管，每个存取晶体管具有垂直栅极，所述至少一个沟槽的深度基本上等于所述垂直栅极的深度。根据一个实施例，其中每个垂直栅极包括包覆有栅极氧化物的栅极材料，所述导电中心部分的材料与所述栅极材料具有相同的性质，并且所述绝缘包层的材料与所述栅氧化物具有相同的性质。根据一个实施例，其中所述浮栅晶体管包括双栅结构，所述双栅结构包括隧道氧化物、导电浮栅、控制栅极电介质和导电控制栅极，第一绝缘层、第一导电层、第二绝缘层和第二导电层形成一种结构，其材料和布置与所述双栅结构的材料和布置具有相同的性质。根据另一方面，提供了一种制造电容元件的方法，该方法包括：在预先形成在半导体衬底中的掺杂有第一导电类型的阱中：形成从阱的第一侧垂直延伸到所述阱中的至少一个沟槽；在所述至少一个沟槽的侧面和底部上形成绝缘包层；在包覆有绝缘包层的中央部分中形成导电材料；在第一侧上形成第一绝缘层和覆盖第一绝缘层形成第一导电层；在第一导电层上形成第二绝缘层和覆盖第二绝缘层形成第二导电层；在导电中心部分和第一导电层之间创建第一电连接或第一电耦合，形成电容元件的第一电极；在第二导电层和阱之间创建第二电连接或第二电耦合，形成电容元件的第二电极。根据一种实施方式，该方法包括在半导体衬底中和半导体衬底上制造属于一个存储器平面并配备有具有垂直栅极的存取晶体管和浮栅晶体管的非易失性存储器单元，并且：其中形成至少一个沟槽、形成绝缘包层和形成导电材料与形成存取晶体管的步骤一起进行；在第一侧上形成第一绝缘层和覆盖第一绝缘层的第一导电层和在第一导电层上形成第二绝缘层和覆盖第二绝缘层的第二导电层与制造浮栅晶体管的步骤一起进行。例如，制造电容元件包括形成辅助半导体层，该辅助半导体层掺杂有与第一导电类型相反的第二导电类型，其与制造存取晶体管的掩埋源极区域层以及将辅助层电耦合或连接到所述第二电极的步骤一起进行。例如，制造电容元件包括形成辅助半导体层，该辅助半导体层掺杂有与第一导电类型相反的第二导电类型，其与形成浮栅晶体管的发向注入区域，以及将辅助层电耦合或连接到所述第二电极的步骤一起进行。附图说明通过研究完全非限制性实施例和实施方式的详细描述以及附图，本专利技术的其他优点和特征将变得显而易见，其中：图1示意性地示出了电容元件的一个实施例；图2示出了电容元件的俯视图；图3是等效电路图；图4至图7示出了电容元件的实施例的示例；图8示出了非易失性存储器器件；以及图9示出了在同一半导体衬底上共同制造电容元件和非易失性存储器单元的方法。具体实施方式图1示出了电容元件C的一个示例实施例。电容元件C形成在掺杂有第一导电类型的半导体衬底1之中和之上。衬底1包括单个阱3(与例如“三阱”相反)，其中形成沟槽TR。如常规的那样，阱3通过沟槽隔离STI横向限制，这里是浅沟槽隔离。沟槽TR从衬底1的第一侧10延伸到阱3中，该侧通常称为“前侧”。如下面参照图4和图8所示，出于制造工艺优化的原因，每个沟槽TR可以包括注入区域205，其位于阱3中在每个所述沟槽TR的相应底部下方，该注入区域205掺杂有与第一导电类型相反的第二导电类型。沟槽包括填充有导电材料的中心部分5，并且包覆有将中心部分5与阱3分开的绝缘包层7。例如，中心部分5由掺杂的多晶体的硅(也称为多晶硅)制成，绝缘包层7由二氧化硅或其他介电材料制成。在第一侧10上，并且在阱3上方，形成第一绝缘层17、第一导电层15、第二绝缘层27和第二导电层25的堆叠。第一导电层15和第二导电层25例如由掺杂的多晶硅形成，第一绝缘层17由诸如二氧化硅的介电材料形成，第二绝缘层由氧化硅-氮化物-氧化物(ONO)介电材料型结构形成。如下面所解释的，特别是参考图5，该结构有利地类似于非易失性存储器单元的结构。具体地，存储器单元可以包括具有垂直栅极的存取晶体管和浮栅晶体管，存取晶体管具有与沟槽TR类似的结构，浮栅晶体管具有与第一绝缘层17和第二绝缘层27以及第一导电层15和第二导电层25的堆叠类似的结构。通过将每个沟槽TR的中心部分5的导电材料电耦合或连接到第一导电层15来形成电容元件C的第一电极E1。通孔和金属连接轨道可以允许沟槽TR的中心部分5的导电材料连接到第一导电层15。通过将第二导电层25电耦合或连接到掺杂半导体阱3来形成电容元件C的第二电极E2。高度掺杂有第一导电类型的接触再分布区域13允许在阱3与例如连接到第二导电层25的金属连接轨道之间形成具有可接受的电阻率的接触。在该示例中，接触再分布区域13横向地位于沟槽TR的任一侧。图2示出了参考图1描述的示例的俯视图；共同的元件已经用相同的附图标记引用，并且下面将不再详细描述。沟槽TR比由第一导电层15覆盖的第一绝缘层(17)纵向延伸得更远(即，在垂直于图1所示的横截面的方向上)，因此，允许电接触E1-5与每个沟槽TR的中心部分(5)一起形成。同样地，在该示例中，第一导电层15在纵向本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：半导体衬底，包含掺杂有第一导电类型的至少一个半导体阱；电容元件，包括：至少一个沟槽，从所述半导体衬底的第一侧垂直延伸到所述至少一个半导体阱中，所述至少一个沟槽包括包覆有绝缘包层的导电中心部分；第一导电层，覆盖位于所述第一侧上的第一绝缘层；和第二导电层，覆盖位于所述第一导电层上的第二绝缘层；其中所述导电中心部分和所述第一导电层电耦合以形成所述电容元件的第一电极；其中所述第二导电层和所述至少一个半导体阱电耦合以形成所述电容元件的第二电极；和其中所述绝缘包层、所述第一绝缘层和所述第二绝缘层形成所述电容元件的介电区域。

【技术特征摘要】
2017.08.28 FR 17579071.一种集成电路，包括：半导体衬底，包含掺杂有第一导电类型的至少一个半导体阱；电容元件，包括：至少一个沟槽，从所述半导体衬底的第一侧垂直延伸到所述至少一个半导体阱中，所述至少一个沟槽包括包覆有绝缘包层的导电中心部分；第一导电层，覆盖位于所述第一侧上的第一绝缘层；和第二导电层，覆盖位于所述第一导电层上的第二绝缘层；其中所述导电中心部分和所述第一导电层电耦合以形成所述电容元件的第一电极；其中所述第二导电层和所述至少一个半导体阱电耦合以形成所述电容元件的第二电极；和其中所述绝缘包层、所述第一绝缘层和所述第二绝缘层形成所述电容元件的介电区域。2.根据权利要求1所述的集成电路，其中所述第一绝缘层将所述导电中心部分和所述绝缘包层与所述第一导电层分开而不进行物理接触。3.根据权利要求1所述的集成电路，还包括在所述半导体衬底中的辅助半导体层，所述辅助半导体层被配置为在所述至少一个半导体阱中形成少数载流子源。4.根据权利要求3所述的集成电路，其中所述辅助半导体层掺杂有与所述第一导电类型相反的第二导电类型，并且还包括所述辅助半导体层的耦合部以接收偏置电压。5.根据权利要求3所述的集成电路，其中所述辅助半导体层包括：在所述至少一个半导体阱下方并且在所述至少一个沟槽下方的掩埋层，以及从所述第一侧延伸到所述掩埋层的接触段。6.根据权利要求5所述的集成电路，其中所述辅助半导体层包括辅助接触区域，所述辅助接触区域与所述第一侧齐平并且电耦合到所述第二电极。7.根据权利要求5所述的集成电路，其中所述至少一个沟槽还包括位于所述沟槽的底部和所述掩埋层之间的所述第二导电类型的注入区域。8.根据权利要求3所述的集成电路，其中所述辅助半导体层与所述至少一个半导体阱中的所述第一侧齐平。9.根据权利要求8所述的集成电路，其中所述辅助半导体层包括从所述第一侧延伸并且电耦合到所述第二电极的辅助接触区域。10.根据权利要求1所述的集成电路，还包括：存储器装置，包括具有多个非易失性存储器单元的存储器平面，每个非易失性存储器单元包括包含垂直栅极的存取晶体管和浮栅晶体管，其中所述至少一个沟槽的深度基本上等于所述垂直栅极的深度。11.根据权利要求10所述的集成电路，其中所述垂直栅极包括包覆有栅极电介质的栅极材料，其中所述导电中心部分的材料是与所述栅极材料相同的材料，并且其中所述绝缘包层的材料是与所述栅极电介质相同的材料。12.根据权利要求10所述的集成电路，其中所述浮栅晶体管包括双栅结构，所述双栅结构包括隧道氧化物、导电浮栅、控制栅极电介质和导电控制栅极，并且其中所述第一绝缘层、所述第一导电层、所述第二绝缘层和所述第二导电层形成具有与所述双栅结...

【专利技术属性】
技术研发人员：A·马扎基，A·雷尼耶，S·尼埃尔，Q·休伯特，T·卡鲍特，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR