半导体器件及其制造方法技术

本申请涉及半导体器件及其制造方法。形成存储器栅极电极和控制栅极电极以覆盖从半导体衬底的上表面突出的鳍。被存储器栅极电极和控制栅极电极覆盖的鳍的部分被作为存储器单元的源极区域和漏极区域的一部分的硅化物层夹住。该硅化物层形成为硅化物层。

Semiconductor Devices and Their Manufacturing Methods

This application relates to semiconductor devices and their manufacturing methods. A memory gate electrode and a control gate electrode are formed to cover the fins protruding from the upper surface of the semiconductor substrate. The fin covered by the memory gate electrode and the control gate electrode is clamped by a silicide layer as part of the source and drain regions of the memory unit. The silicide layer is formed into a silicide layer.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用2017年9月11日提交的日本专利申请No.2017-174357的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。
本专利技术涉及半导体器件及其制造方法，更具体地涉及适用于包括鳍式晶体管的半导体器件的有效技术。
技术介绍
鳍式晶体管被称为场效应晶体管，其具有高操作速度，并且可以减小漏电流和消耗功率且可以实现半导体元件的小型化。鳍式晶体管(FINFET：FIN场效应晶体管)是如下半导体元件：具有例如作为沟道区域在半导体衬底上方突出的半导体层，并且具有跨突出的半导体层并且在突出的半导体层上方形成的栅极电极。作为可电写入和可擦除的非易失性存储器，广泛使用闪存存储器和EEPROM(电可擦除可编程只读存储器)。这些存储器单元在栅极电极MISFET(金属绝缘体半导体场效应晶体管)的下方具有通过氧化物膜或陷阱绝缘膜包围的导电浮置栅极电极，将在浮置栅极或陷阱绝缘膜中的电荷存储状态作为存储信息，并将其读取为晶体管的阈值。该陷阱绝缘膜表示电荷存储绝缘膜，并且例如是氮化硅膜。向该电荷存储层注入电荷和从该电荷存储层放电引起MISFET的阈值变化，并导致其作为存储元件进行操作。该闪存存储器也称为MONOS(金属-氧化物-氮化物-氧化物-半导体)晶体管。MONOS晶体管用作用于存储器的晶体管。此外，广泛使用被添加有用于控制的晶体管的分裂栅极型存储器单元。美国未审专利申请公开No.2011/0001169公开了一种用于在FINFET中在鳍的表面上形成硅化物层的技术。日本未审专利申请公开No.2011-210790公开了一种用于抑制硅化物层的异常生长的技术，其通过执行两次加热处理来形成覆盖源极区域的表面和漏极区域的表面的硅化物层。日本未审专利申请公开No.2006-041354公开了一种当包括MONOS晶体管的分裂栅极型存储器单元被配置有FINFET结构时用于形成覆盖鳍的表面的硅化物层的技术。
技术实现思路
为了改善半导体器件的性能，本专利技术人已经研究了当采用SSI(源极侧注入)方法来对非易失性存储器单元进行写入时，通过提高电子的注入效率来减少用于重写存储器单元的时间，如日本未审专利申请公开No.2006-041354中所公开的那样。特别地，本专利技术人已经研究了当形成具有FINFET结构的非易失性存储器时，在源极区域和漏极区域中形成的硅化物层与电子的注入效率之间的关系。根据本说明书和附图的描述，任何其他目的和新特征将是显而易见的。在将要在本申请中描述的优选实施例中，典型实施例简要描述如下。根据一个实施例，提供了一种半导体器件，包括：第一突出单元，该第一突出单元是半导体衬底的一部分，从所述半导体衬底的上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；以及第一栅极电极，该第一栅极电极在与所述第一方向正交的第二方向上延伸，并且被形成为通过第一栅极绝缘膜覆盖所述第一突出单元的第一部分的上表面和侧表面。所述半导体器件具有形成第一源极区域的一部分的第一硅化物层和形成第一漏极区域的一部分的第二硅化物层，所述第一硅化物层和所述第二硅化物层以在第一方向上在其间夹住所述第一部分的方式形成。根据一个实施例，提供了一种半导体器件的制造方法，包括以下步骤：(a)使半导体衬底的上表面的一部分回退(retreat)，从而形成第一突出单元，所述第一突出单元是半导体衬底的一部分，从所述半导体衬底的回退的上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；(b)形成第一栅极电极，以在与所述第一方向正交的第二方向上延伸并且通过第一栅极绝缘膜覆盖所述第一突出单元的第一部分的上表面和侧表面。所述半导体器件的制造方法还包括步骤(c)：形成第一硅化物层和第二硅化物层，第一硅化物层形成第一源极区域的一部分，第二硅化物层形成第一漏极区域的一部分，使得所述第一部分在第一方向上夹在所述第一硅化物层和所述第二硅化物层之间。根据实施例，可以提高半导体器件的可靠性。附图说明图1是示出根据第一实施例的半导体芯片的布局配置的示意图。图2是示出根据第一实施例的半导体器件的平面图。图3是示出根据第一实施例的半导体器件的透视图。图4是示出根据第一实施例的半导体器件的截面图。图5是用于说明根据第一实施例的半导体器件的制造工艺的透视图。图6是在图5所示的制造工艺中沿着半导体器件的“Y”方向的截面图。图7是用于说明图5之后的半导体器件的制造工艺的透视图。图8是在图7所示的制造工艺中沿着半导体器件的“Y”方向的截面图。图9是用于说明图7之后的半导体器件的制造工艺的透视图。图10是在图9所示的制造工艺中沿着半导体器件的“Y”方向的截面图。图11是用于说明图9之后的半导体器件的制造工艺的透视图。图12是用于说明图11之后的半导体器件的制造工艺的透视图。图13是在图12所示的制造工艺中沿着半导体器件的“Y”方向的截面图。图14是用于说明图12之后的半导体器件的制造工艺的透视图。图15是在图14所示的制造工艺中沿着半导体器件的“Y”方向的截面图。图16是用于说明图14之后的半导体器件的制造工艺的透视图。图17是在图16所示的制造工艺中沿着半导体器件的“Y”方向的截面图。图18是用于说明图17之后的半导体器件的制造工艺的截面图。图19是用于说明图17之后的半导体器件的制造工艺的截面图。图20是用于说明图19之后的半导体器件的制造工艺的截面图。图21是用于说明图20之后的半导体器件的制造工艺的截面图。图22是用于说明图21之后的半导体器件的制造工艺的截面图。图23是用于说明图22之后的半导体器件的制造工艺的截面图。图24是用于说明图23之后的半导体器件的制造工艺的截面图。图25是用于说明图24之后的半导体器件的制造工艺的截面图。图26是用于说明图25之后的半导体器件的制造工艺的截面图。图27是用于说明图26之后的半导体器件的制造工艺的截面图。图28是用于说明图27之后的半导体器件的制造工艺的截面图。图29是用于说明图28之后的半导体器件的制造工艺的截面图。图30是用于说明图29之后的半导体器件的制造工艺的截面图。图31是用于说明图30之后的半导体器件的制造工艺的截面图。图32是用于说明图31之后的半导体器件的制造工艺的截面图。图33是用于说明图32之后的半导体器件的制造工艺的截面图。图34是用于说明图33之后的半导体器件的制造工艺的截面图。图35是用于说明图34之后的半导体器件的制造工艺的截面图。图36是用于说明图35之后的半导体器件的制造工艺的截面图。图37是用于说明图36之后的半导体器件的制造工艺的截面图。图38是用于说明图37之后的半导体器件的制造工艺的截面图。图39是用于说明图38之后的半导体器件的制造工艺的截面图。图40是用于说明图39之后的半导体器件的制造工艺的截面图。图41是用于说明图40之后的半导体器件的制造工艺的截面图。图42是用于说明图41之后的半导体器件的制造工艺的截面图。图43是用于说明图42之后的半导体器件的制造工艺的截面图。图44是用于说明图43之后的半导体器件的制造工艺的截面图。图45是用于说明图44之后的半导体器件的制造工艺的截面图。图46是用于说明图45之后的半导体器件的制造工艺的截面图。图47是用于说明图46之后的半导体本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：第一突出单元，所述第一突出单元是半导体衬底的一部分，从所述半导体衬底的上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；第一栅极电极，所述第一栅极电极在与所述第一方向正交的第二方向上延伸，并且被形成为通过第一栅极绝缘膜覆盖所述第一突出单元的第一部分的上表面和侧表面；以及第一硅化物层和第二硅化物层，所述第一硅化物层形成第一源极区域的一部分，所述第二硅化物层形成第一漏极区域的一部分，所述第一硅化物层和所述第二硅化物层以在所述第一方向上在其间夹有所述第一部分的方式而形成。

【技术特征摘要】
2017.09.11 JP 2017-1743571.一种半导体器件，包括：第一突出单元，所述第一突出单元是半导体衬底的一部分，从所述半导体衬底的上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；第一栅极电极，所述第一栅极电极在与所述第一方向正交的第二方向上延伸，并且被形成为通过第一栅极绝缘膜覆盖所述第一突出单元的第一部分的上表面和侧表面；以及第一硅化物层和第二硅化物层，所述第一硅化物层形成第一源极区域的一部分，所述第二硅化物层形成第一漏极区域的一部分，所述第一硅化物层和所述第二硅化物层以在所述第一方向上在其间夹有所述第一部分的方式而形成。2.根据权利要求1所述的半导体器件，其中所述第一硅化物层形成所述第一源极区域的90％或更多，以及其中所述第二硅化物层形成所述第一漏极区域的90％或更多。3.根据权利要求2所述的半导体器件，其中所述第一源极区域包括形成在所述第一突出单元中的第一半导体区域，以及其中所述第一漏极区域包括形成在所述第一突出单元中的第二半导体区域，其中所述第一半导体区域位于比所述第一硅化物层更靠近所述第一栅极电极的位置中，以及其中所述第二半导体区域位于比所述第二硅化物层更靠近所述第一栅极电极的位置中。4.根据权利要求1所述的半导体器件，其中所述第一硅化物层和所述第二硅化物层中的每一个包括Ni和Si。5.根据权利要求4所述的半导体器件，其中所述第一硅化物层和所述第二硅化物层中的每一个由NiSi形成。6.根据权利要求1所述的半导体器件，其中所述第一硅化物层和所述第二硅化物层中的每一个由NiSi2或CoSi2形成。7.根据权利要求1所述的半导体器件，其中所述第一栅极绝缘膜具有电荷存储层，以及其中所述第一栅极电极、所述第一栅极绝缘膜、所述第一源极区域和所述第一漏极区域形成非易失性存储器单元。8.根据权利要求7所述的半导体器件，其中所述非易失性存储器单元还包括第二栅极电极，所述第二栅极电极在所述第二方向上延伸并且被形成为通过第二栅极绝缘膜覆盖所述第一突出单元的第二部分的上表面和侧表面，其中所述第二栅极电极与所述第一栅极电极相邻形成，以及其中所述第一硅化物层和所述第二硅化物层以在所述第一方向上在其间夹有所述第一部分和所述第二部分的方式而形成。9.根据权利要求8所述的半导体器件，其中根据SSI方法执行针对所述非易失性存储器单元的写入操作。10.根据权利要求1所述的半导体器件，还包括：第二突出单元，所述第二突出单元是所述半导体衬底的一部分，从所述半导体衬底的所述上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；第三栅极电极，所述第三栅极电极在所述第二方向上延伸并且被形成为通过第三栅极绝缘膜覆盖所述第二突出单元的第三部分的上表面和侧表面；第一外延层，所述第一外延层被形成为覆盖所述第二突出单元的第四部分的上表面和侧表面；第二外延层，所述第二外延层被形成为覆盖所述第二突出单元的第五部分的上表面和侧表面；第三半导体区域，所述第三半导体区域被形成在所述第一外延层和所述第四部分中；第四半导体区域，所述第四半导体区域被形成在所述第二外延层和所述第五部分中；第三硅化物层，所述第三硅化物层被形成在所述第一外延层之上；和第四硅化物层，所述第四硅化物层被形成在所述第二外延层之...

【专利技术属性】
技术研发人员：山口直，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP