半导体装置和测试半导体装置的方法制造方法及图纸

本公开涉及半导体装置和测试半导体装置的方法。半导体装置包括总线、驱动总线的第一总线驱动器和第二总线驱动器以及控制第一总线驱动器和第二总线驱动器的控制电路。控制电路控制第一总线驱动器和第二总线驱动器，使得第一总线驱动器和第二总线驱动器向总线供应彼此不同的逻辑信号。

【技术实现步骤摘要】
半导体装置和测试半导体装置的方法
本公开涉及一种半导体装置和测试半导体装置的方法。例如，本公开涉及包括用于驱动总线的总线驱动器的半导体装置以及测试半导体装置的方法。
技术介绍
通常，半导体装置在运送到市场之前要经受操作测试，并且通过操作测试的半导体装置被运送到市场。以这种方式在运送之前对半导体装置进行操作测试可以改善半导体装置的可靠性。日本未审查专利申请公开No.11-52019公开了一种技术，用于当对包括三态缓冲器的半导体装置进行扫描测试时避免错误检测，从而改善故障检测率。
技术实现思路
如
技术介绍
中所描述的，为了改善半导体装置的可靠性，在运送到市场之前对半导体装置进行操作测试。但是，近年来，随着半导体装置的集成化的进展，半导体装置的操作测试趋于变得复杂化，并且操作测试所需的时间趋于变长。因此，需要简化半导体装置的操作测试并缩短操作测试所需的时间的技术。根据以下对说明书和附图的描述，相关技术的其它问题和本公开的新特征将变得明显。示例方面是一种包括连接到总线的第一总线驱动器和第二总线驱动器的半导体装置。控制第一总线驱动器和第二总线驱动器以向总线供应彼此不同的逻辑信号。根据上述示例方面，可以提供能够简化半导体装置的操作测试并缩短操作测试所需的时间的半导体装置和测试半导体装置的方法。附图说明从以下结合附图对特定实施例的描述中，上述和其它方面、优点和特征将变得更加明显，在附图中：图1是用于描述根据第一实施例的半导体装置的视图；图2是示出根据第一实施例的半导体装置中包括的总线驱动器的示例的电路图；图3是用于描述根据第一实施例的半导体装置的操作的视图；图4是用于描述根据第一实施例的半导体装置的操作的电路图；图5是用于描述根据第一实施例的半导体装置的操作的时序图；图6是用于描述根据比较例的半导体装置的操作的时序图；图7是用于描述根据比较例的半导体装置的操作测试的视图；图8是用于描述根据比较例的半导体装置的操作测试的视图；图9是用于描述根据第二实施例的半导体装置的视图；图10是用于描述根据第二实施例的半导体装置的细节的视图；图11是示出根据第二实施例的半导体装置的测试图案(testpattern)的示例的视图；图12是用于描述根据第二实施例的半导体装置的视图；图13是用于描述根据第三实施例的半导体装置的视图；图14是示出根据第三实施例的半导体装置的测试图案的示例的视图；图15是用于描述根据第三实施例的半导体装置的操作测试的确定结果的表；图16是用于描述根据第三实施例的半导体装置的操作测试的确定结果的表；图17是用于描述根据第三实施例的半导体装置的视图；图18是用于描述根据第四实施例的半导体装置的视图；图19是用于描述根据第四实施例的半导体装置的操作的视图；图20是用于描述根据第四实施例的半导体装置的操作的视图；图21是用于描述根据第五实施例的半导体装置的视图；图22是用于描述根据第五实施例的半导体装置的操作的视图；图23是用于描述根据第五实施例的半导体装置的操作的视图；和图24是示出根据第五实施例的半导体装置的另一配置示例的视图。具体实施方式第一实施例下面将参考附图描述第一实施例。图1是用于描述根据第一实施例的半导体装置的视图。如图1中所示，根据本实施例的半导体装置1至少包括总线B0、逻辑模块11以及控制电路15。在图1中所示的半导体装置1中，仅描述了本实施例描述所需的组件，并且省略了对其它公知组件的描述。在该实施例中，例如，半导体装置1是例如逻辑LSI，并且是使用CMOS(互补金属氧化物半导体)技术制造的微型计算机。此外，根据该实施例的半导体装置1通过测量半导体装置1的静态电源电流(Iddq)来检测半导体装置1中的异常。因此，在该实施例中，为了对半导体装置1进行操作测试，电源110连接到半导体装置1的高电位侧上的电源端子Vdd，并且电流测量电路111连接到半导体装置1的低电位侧上的电源端子Vss。然后，在从电源110向半导体装置1的电源端子Vdd供电的状态下，使用电流测量电路111测量当半导体装置1的内部电路的逻辑状态被固定为预定状态时流动的静态电源电流(Iddq)。将关于所测量的静态电源电流(Iddq)量的信息供应给异常确定电路112。异常确定电路112基于静态电源电流(Iddq)量来确定半导体装置1是否异常。如上所述，在本实施例中，除了半导体装置1之外，构成半导体测试系统的电源110、电流测量电路111和异常确定电路112被用于对半导体装置1进行操作测试。在图1中所示的配置中，已经描述了电流测量电路111和异常确定电路112设置在半导体装置1的外部的配置。但是，在本实施例中，电流测量电路111和异常确定电路112也可以设置在半导体装置1的内部。以下，将详细描述根据本实施例的半导体装置1。如图1中所示，包括在半导体装置1中的逻辑模块11包括用于驱动总线B0的多个总线驱动器D0和D1。总线驱动器D0将逻辑模块11内部的逻辑信号(以下，将高电平信号表示为H，并将低电平信号表示为L)输出到总线B0。类似地，总线驱动器D1将逻辑模块11内部的逻辑信号输出到总线B0。换句话说，总线驱动器D0和D1用作用于将逻辑模块11内部的逻辑信号输出到总线B0的输出总线驱动器。注意，逻辑模块11中包括的其它电路元件(逻辑电路、用于输入来自总线的信号的驱动器等)的描述被省略。例如，每个总线驱动器D0和D1可以由三态缓冲器组成。也就是说，当启用信号EN0处于高电平时，总线驱动器D0将与输入到总线驱动器D0的逻辑信号相同的逻辑信号输出到总线B0。另一方面，在总线驱动器D0中，当启用信号EN0处于低电平时，总线驱动器D0的输出信号变为高阻抗。在这种情况下，数据不会从总线驱动器D0输出到总线B0。这同样适用于总线驱动器D1。图2是示出总线驱动器D0的示例的电路图。如图2中所示，总线驱动器D0可以由P沟道晶体管MP1和MP2、N沟道晶体管MN1和MN2以及反相器INV1和INV2组成。P沟道晶体管MP1的源极连接到高电位侧的电源线，并且P沟道晶体管MP1的漏极连接到P沟道晶体管MP2的源极。P沟道晶体管MP2的漏极连接到总线驱动器D0的输出端子OUT。N沟道晶体管MN1的漏极连接到输出端子OUT，并且N沟道晶体管MN1的源极连接到N沟道晶体管MN2的漏极。N沟道晶体管MN2的源极连接到低电位侧的电源线。反相器INV1的输入连接到总线驱动器D0的输入端子IN。此外，反相器INV1将通过反相输入信号获得的信号供应给P沟道晶体管MP1的栅极和N沟道晶体管MN2的栅极。启用信号EN0被供应给反相器INV2的输入。此外，反相器INV2将通过反相启用信号EN0获得的信号供应给P沟道晶体管MP2的栅极。启用信号EN0被供应给N沟道晶体管MN1的栅极。当启用信号EN0处于低电平时，P沟道晶体管MP2和N沟道晶体管MN1关断。在这种情况下，总线驱动器D0的输出端子OUT处于浮置状态，导致高阻抗状态。另一方面，当启用信号EN0处于高电平时，P沟道晶体管MP2和N沟道晶体管MN1接通。在这种状态下，当高电平信号被供应给总线驱动器D0的输入端子IN时，低电平信号被供应给每个P沟道晶体管MP1的栅极和N沟道晶体管MN2的栅极。因此，P沟道晶体管MP1接通，并且N本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：第一总线和第二总线；第一总线驱动器，被配置为驱动所述第一总线；第二总线驱动器，被配置为驱动所述第二总线；第一切换元件，设置在所述第一总线和所述第二总线之间以能够将所述第一总线连接到所述第二总线；和控制电路，被配置为控制所述第一总线驱动器和所述第二总线驱动器以及所述第一切换元件，其中所述控制电路控制所述第一总线驱动器和所述第二总线驱动器，使得所述第一总线在第一定时处使用所述第一切换元件连接到所述第二总线，并且所述第一总线驱动器和第二总线驱动器分别向所述第一总线和第二总线供应彼此不同的逻辑信号。

【技术特征摘要】
2017.06.20 JP 2017-1205641.一种半导体装置，包括：第一总线和第二总线；第一总线驱动器，被配置为驱动所述第一总线；第二总线驱动器，被配置为驱动所述第二总线；第一切换元件，设置在所述第一总线和所述第二总线之间以能够将所述第一总线连接到所述第二总线；和控制电路，被配置为控制所述第一总线驱动器和所述第二总线驱动器以及所述第一切换元件，其中所述控制电路控制所述第一总线驱动器和所述第二总线驱动器，使得所述第一总线在第一定时处使用所述第一切换元件连接到所述第二总线，并且所述第一总线驱动器和第二总线驱动器分别向所述第一总线和第二总线供应彼此不同的逻辑信号。2.根据权利要求1所述的半导体装置，还包括：第三总线；第三总线驱动器，被配置为驱动所述第三总线；和第二切换元件，设置在所述第二总线和所述第三总线之间以能够将所述第二总线连接到所述第三总线，其中所述控制电路控制所述第二总线驱动器和第三总线驱动器，使得所述第二总线在第二定时处使用所述第二切换元件连接到所述第三总线，并且所述第二总线驱动器和第三总线驱动器分别向所述第二总线和第三总线供应彼此不同的逻辑信号。3.一种半导体装置，包括：总线；总线驱动器，被配置为驱动所述总线；和验证电路，连接到所述总线，其中，响应于从所述总线驱动器向所述总线的逻辑信号的输入，所述验证电路被配置为尝试向所述总线供应与从所述总线驱动器供应给所述总线的逻辑信号相反的逻辑信号。4.根据权利要求3所述的半导体装置，其中，所述验证电路由串联连接的奇数个反相器组成，所述奇数个反相器的输入端子和输出端子连接到所述总线，以及所述奇数个反相器之中的最后一级反相器的驱动力小于所述总线驱动器的驱动力。5.根据权利要求3...

【专利技术属性】
技术研发人员：中村好秀，塩沢健治，国分彻也，中台浩，李拓也，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP