半导体器件制造技术

本发明专利技术涉及一种半导体器件，包括：衬底、位于所述衬底上的GaN缓冲层和位于所述GaN缓冲层上的ScAlN势垒层，所述ScAlN势垒层包括源极区域、漏极区域和栅极区域，所述源极区域与漏极区域上设有n型接触层。本发明专利技术所提供的半导体器件，能够有效增大二维电子气的浓度，并降低器件产生微裂纹的风险，增加了器件的可靠性和良率的同时又提高了器件的性能。

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体制造
，特别是涉及一种半导体器件。
技术介绍
作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于氮化镓的第三代半导体器件，如高电子迁移率晶体管(HEMT)、异质结场效应晶体管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。为了提高氮化镓HEMT器件的二维电子气的浓度从而获得更大的器件功率，常规的方法是采用具有高Al组份的AlGaN/GaN基的HEMT。但提高Al的组份会使AlGaN薄膜受到更大的拉应力，如果拉应力超过一定的程度，则在AlGaN层内会产生微裂纹，从而导致HEMT器件的良率问题或可靠性问题。另外，在器件制造工艺中的各种热处理(如温度快速升高与降低)也可能导致AlGaN层内的微裂纹的产生。
技术实现思路
基于此，有必要针对上述AlGaN层内会产生微裂纹的问题，提供一种半导体器件。本申请提供一种半导体器件，包括：衬底、位于所述衬底上的GaN缓冲层和位于所述GaN缓冲层上的ScAlN势垒层，所述ScAlN势垒层包括源极区域、漏极区域和栅极区域，所述源极区域与漏极区域上设有n型接触层。在一个实施例中，所述ScAlN势垒层中Sc元素的组份为16％-20％。在一个实施例中，所述GaN缓冲层与所述ScAlN势垒层之间设有InGaN导电层。在一个实施例中，所述GaN缓冲层与所述ScAlN势垒层之间设有AlN间隔层。在一个实施例中，所述ScAlN势垒层的厚度为5nm-50nm。在一个实施例中，所述栅极区域上设有栅极，所述n型接触层上分别设有与所述源极区域与漏极区域对应的源极和漏极。在一个实施例中，所述n型接触层为n+GaN层，掺杂浓度为1×1019/cm3-2×1020/cm3。本申请所提供的半导体器件，能够有效增大二维电子气的浓度，并降低器件产生微裂纹的风险，增加了器件的可靠性和良率的同时又提高了器件的性能。附图说明图1为一个实施例所提供的半导体器件的结构图；图2为材料的晶格常数图；图3为一个实施例所提供的半导体器件的结构图；图4为一个实施例所提供的半导体器件的结构图。图中标号：1-衬底；2-GaN缓冲层；3-ScAlN势垒层；4-n型接触层；5-源极；6-漏极；7-栅极；8-二维电子气；9-AlN间隔层；10-导电层。具体实施方式以下结合附图和具体实施例对本专利技术提出的半导体器件作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本实施例所提供的半导体器件结构如图1所示，包括：依次层叠的衬底1、GaN缓冲层2、ScAlN势垒层3和n型接触层4。其中，所述衬底1材料包括但不限于蓝宝石、碳化硅、硅、金刚石、氮化镓和氮化铝等材料。所述衬底1的厚度为50微米到2000微米。所述GaN缓冲层2位于所述衬底1上，厚度为100纳米至10微米，在本实施例中，所述GaN缓冲层2的厚度为2微米。在所述衬底1形成后，可以通过分子束外延(MBE)的方法形成所述GaN缓冲层2。在其他实施例中，也可采用金属有机化学物气相沉积(MOCVD)等方法形成所述GaN缓冲层2。所述ScAlN(钪铝氮)势垒层3位于所述缓冲层2上，厚度为5nm-50nm，在本实施例中，所述ScAlN势垒层3的厚度为30nm。在本实施例中，可以通过分子束外延(MBE)的方法形成所述ScAlN势垒层3。在其他实施例中，也可采用直流磁控溅射(DCMagnetronSputtering)方法形成所述ScAlN势垒层3，即采用物理轰击ScAlN靶材的方式使ScAlN沉积在所述的GaN材料的表面，形成ScAlN势垒层3。需要说明的是，上述的分子束外延、金属有机化学物气相沉积和直流磁控溅射的具体工艺条件需要根据实际情况选择，可以理解的是，这不会妨碍本领域技术人员对申请技术方案的理解。所述ScAlN势垒层3包括源极区域、漏极区域和栅极区域。所述源极区域与所述漏极区域分别用于与源极和漏极形成欧姆接触，所述栅极区域用于与栅极形成非欧姆接触。所述n型接触层4位于所述ScAlN势垒层3的源极区域和漏极区域上，厚度为10nm-500nm，在本实施例中，由于所述n型接触层4的表面不平整，其厚度为150nm-200nm。所述n型接触层4可以为n+GaN层，掺杂的浓度为1×1019/cm3-2×1020/cm3。所述n型接触层4可以提高源极和漏极之间的导电性。可以采用分子束外延或者金属有机化学物气相沉积等方法在所述ScAlN势垒层3上生长所述n型接触层4，然后采用干法刻蚀刻蚀掉栅极区域的n型接触层，只保留源极和漏极区域的n型接触层。由于GaN的刻蚀速率远大于ScAlN，因此可以进行适量的过刻蚀以完全去除晶圆上所有栅极区域的n型接触层，避免栅极漏电。所述n型接触层4上分别设有与所述源极区域和漏极对应的源极5和漏极6，所述源极5和漏极6可以为钛、铝、镍、金中任意多种组成的合金。为了使源极5和漏极6形成较好的欧姆接触，通常在源极5和漏极6形成之后需要进行退火工艺。所述栅极7位于所述ScAlN势垒层3的栅极区域上，所述栅极7可以为镍/金或者铂/金构成的金属叠层。形成所述源极5、漏极6和栅极7的具体工艺为现有技术，这里不再进行阐述。所述GaN缓冲层2与ScAlN势垒层3接触的表面形成有二维电子气8。所述二维电子气8能够提供源极和漏极之间的导电通道，二维电子气8的浓度越高，导电效果越好。本实施例中，基于GaN/ScAlN的结构半导体器件的二维电子气的浓度可以达到6×1013/cm3，而常规的基于GaN/AlGaN结构的半导体器件的二维电子气浓度通常为1.4×1013/cm3，可见，本实施例所提供的半导体器件的导电性能远高于常规器件。所述ScAlN的晶格常数和所述AlGaN的晶格常数均与其材料中Al的组份相关。不同材料的晶格常数如图2所示，其中，横坐标表示晶格常数，纵坐标表示能带(eV)。图2中，曲线a表示不同Al和Ga组份下的AlGaN晶格常数(横轴)与禁带宽度(纵轴)的关系，曲线a两端的端点分别表示AlN与GaN材料。曲线b表示不同Al和Sc组份下ScAlN的晶格常数(横轴)与禁带宽度(纵轴)的关系,曲线b两端的端点分别表示Sc0.5Al0.5N与AlN材料。申请人经过研究发现，常规的基于GaN/AlGaN结构的半导体器件中，无论Al的组份是多少，AlGaN的晶格常数均小于GaN，因此造成了在GaN上生长AlGaN材料中存在拉应力，是引起半导体器件可靠性问题的根源之一。为此，本实施例中，在GaN上生长ScAlN，当Sc的组份为18％时，Sc0.18Al0.82N的晶格常数与GaN与一致，因此，则不会使ScAlN势垒层中产生拉应力。所述ScAlN势垒层中Sc的组份也可以是16％-20％，是所述ScAlN材料接近所述GaN晶格常数，从而减少拉应力。在另一实施例中，如图3所示，所述GaN缓冲层2和所述ScAlN势垒层3之间还设有AlN间隔层9，以减少合金散射，提高二维电子气8的迁移率。所述AIN间隔层9的厚度为0.2nm本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：衬底、位于所述衬底上的GaN缓冲层和位于所述GaN缓冲层上的ScAlN势垒层，所述ScAlN势垒层包括源极区域、漏极区域和栅极区域，所述源极区域与漏极区域上设有n型接触层。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底、位于所述衬底上的GaN缓冲层和位于所述GaN缓冲层上的ScAlN势垒层，所述ScAlN势垒层包括源极区域、漏极区域和栅极区域，所述源极区域与漏极区域上设有n型接触层。2.根据权利要求1所述的半导体器件，其特征在于，所述ScAlN势垒层中Sc元素的组份为16％-20％。3.根据权利要求1所述的半导体器件，其特征在于，所述GaN缓冲层与所述ScAlN势垒层之间设有InGaN或者GaN导电层。4.根据权利要求1...

【专利技术属性】
技术研发人员：倪贤锋，范谦，何伟，
申请(专利权)人：苏州汉骅半导体有限公司，
类型：发明
国别省市：江苏,32