半导体外延结构及制备方法和半导体器件技术

本发明专利技术公开了一种半导体外延结构及制备方法和半导体器件。外延结构包括：衬底；缓冲层，位于所述衬底上；增强型缓冲层，所述增强型缓冲层包括第一增强缓冲层和第二增强缓冲层，所述第一增强缓冲层为Si单晶薄膜层，位于所述缓冲层上，所述第二增强缓冲层为MgN单晶薄膜层，位于所述第一增强缓冲层上；势垒层，所述势垒层位于所述第二增强缓冲层上。采用上述结构Si单晶层，MgN单晶层，其净电荷方向与原有AlGaN/GaN异质结界面产生的极化电场方向一致，起到了增强、强化原有的2DEG沟道层，拓宽了沟道层的有效厚度范围。沟道层的有效厚度范围。沟道层的有效厚度范围。

【技术实现步骤摘要】
半导体外延结构及制备方法和半导体器件


[0001]本专利技术涉及半导体
，更具体地说，涉及一种半导体外延结构及制备方法和半导体器件。

技术介绍

[0002]氮化镓(GaN)作为第三代宽禁带半导体材料的代表，具有突出的优势。GaN功率器件，在外延层标准制程的模板(template)发展过程中，基于硅(Si)基功率器件结构，结合GaN材料本身的物理和化学特性，开发出了一系列适合GaN器件本身的金属
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氧化物半导体场效应晶体管(MOSFET)功率器件。
[0003]基于Si材料制程的MOSFET、绝缘栅双极型晶体管IGBT(IGBT)等器件的开关工作原理是通过掺杂注入技术得到的P型空穴或N型电子的载流子输运过程控制实现；基于GaN材料制程的高频功率开关器件原理是基于对AlGaN/GaN异质结层中极化效应得到的二维电子气(2DEG)沟道层的开通与关断控制，其2DEG的迁移率远高于Si材料。因2DEG浓度受限与沟道层厚度较窄，通常单通道层只有10nm以下，导致所述GaN功率器件工作电流小于30A/每单颗芯片和可承载的工作电压(通常小于950V)受限，存在高电压、高电流、高功率下无法突破的工作瓶颈。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体外延结构及制备方法和半导体器件，以解决传统方法工作电流小、可承载工作电压受限的问题。
[0005]为解决上述技术问题，本专利技术提供一种半导体外延结构，包括：
[0006]衬底；
[0007]缓冲层，位于所述衬底上；
[0008]增强型缓冲层，所述增强型缓冲层包括第一增强缓冲层和第二增强缓冲层，所述第一增强缓冲层为Si单晶薄膜层，位于所述缓冲层上，所述第二增强缓冲层为MgN单晶薄膜层，位于所述第一增强缓冲层上；
[0009]势垒层，所述势垒层位于所述第二增强缓冲层上。
[0010]在一具体实施方式中，包括多个周期交替层叠的所述增强型缓冲层和所述势垒层；
[0011]还包括多个阻挡层，所述增强型缓冲层和势垒层之间设置有一个阻挡层，所述阻挡层上表面与所述第一增强缓冲层接触，下表面与所述势垒层接触。
[0012]在一具体实施方式中，所述第一增强缓冲层单层厚度小于10nm，和/或第二增强缓冲层单层厚度小于10nm。
[0013]在一具体实施方式中，所述增强型缓冲层包括3～20个所述第一增强缓冲层和3～20个所述第二增强缓冲层。
[0014]基于同一专利技术构思，本专利技术还提供一种半导体外延结构制备方法，包括：
[0015]步骤S1：提供衬底；
[0016]步骤S2：在所述衬底上生长缓冲层；
[0017]步骤S3：在所述缓冲层上生长增强型缓冲层，包括步骤S31生长第一增强缓冲层和步骤S32生长第二增强缓冲层；
[0018]所述步骤S31包括：采用MOCVD化学气相法将SiH4分解为Si，沉积至所述缓冲层上，生长出Si单晶薄膜层；
[0019]所述步骤S32包括：在MOCVD设备内对所述第一增强缓冲层做退火处理，在所述第一增强缓冲层上生长MgN单晶薄膜层；
[0020]步骤S4：在所述第二增强缓冲层上生长势垒层。
[0021]在一具体实施方式中，还包括：步骤S5：在所述势垒层上生长阻挡层；
[0022]步骤S6：重复执行步骤S3～步骤S5，且最上层是势垒层。
[0023]在一具体实施方式中，其特征在于，所述第一增强缓冲层单层厚度小于10nm，和/或所述第二增强缓冲层单层厚度小于10nm。
[0024]在一具体实施方式中，所述第一增强缓冲层生长温度为1200℃～1650℃。
[0025]在一具体实施方式中，所述第二增强缓冲层生长温度为850℃～1050℃。
[0026]基于同一专利技术构思，本专利技术还提供一种半导体器件。
[0027]与现有技术相比，本专利技术提出一种新型的外延结构，基于GaN材料，同时融合Si基MOSFET/IGBT双极性工作优点，兼容GaN材料MOSFET本身利用极化效应产生的二维电子气工作的特性，适合高频功率器件，其有益效果至少包括：
[0028]1、所述第一增强缓冲层采用Si单晶薄膜层以及所述第二增强缓冲层采用MgN单晶薄膜层，单晶向程度高，缺陷密度低，厚度小于10nm避免产生多晶、应力、裂变等问题。
[0029]2、对Si单晶薄膜层做高温退火处理可以有效去除由于杂质、多晶相等因素造成的界面态势垒，降低Si单晶薄膜层与缓冲层和之后生长的MgN单晶薄膜层之间的欧姆接触，降低器件开关损耗。
[0030]3、所述Si单晶薄膜层通过高温退火，活化激活程度高，形成了良好的电子源，而后相对低温下生长的MgN单晶薄膜层可较好的获得Mg空穴载流子源，电子或载流子注入效率提升，增加沟道势垒差，降低电子泄露。
[0031]4、Si单晶薄膜层，MgN单晶薄膜层，其净电荷方向与原有AlGaN/GaN异质结界面产生的极化电场方向一致，起到了增强、强化原有的2DEG沟道层，拓宽了沟道层的有效厚度范围；沟道相互之间，由于阻挡层的隔离作用，不会互相抵消降低多沟道2DEG，形成准3DEG大通道的效果。
附图说明
[0032]图1是本专利技术一实施例的外延结构的示意图。
[0033]图2是本专利技术另一实施例的外延结构的示意图。
[0034]图3是本专利技术实施例的外延结构的制备方法的流程示意图。
[0035]其中，附图标记说明如下：
[0036]10
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衬底，20
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缓冲层，30
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增强型缓冲层，31
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第一增强缓冲层，32
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第二增强缓冲层，40
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势垒层，50
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阻挡层。
具体实施方式
[0037]以下结合附图和具体实施例对本专利技术提出的外延结构及制备方法和半导体器件作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0038]参照图1，本专利技术提供一种外延结构，包括依次层叠的衬底10、缓冲层20、增强型缓冲层30、第一增强缓冲层31、第二增强缓冲层32，势垒层40，在增强型缓冲层30形成二维电子气(以虚线表示)，其中箭头方向表示极化电场方向。
[0039]衬底10可以采用Si或SiC或GaN材料。缓冲层20位于所述衬底10上，可以采用GaN材料。增强型缓冲层30，包括第一增强缓冲层31和第二增强缓冲层32，第一增强缓冲层31位于缓冲层20上，可以采用单晶Si，厚度小于10nm。第二增强缓冲层32位于第一增强缓冲层31上，可以采用MgN，可较好的获得Mg空穴载流子源，厚度小于10nm。所述第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体外延结构，其特征在于，包括：衬底；缓冲层，位于所述衬底上；增强型缓冲层，所述增强型缓冲层包括第一增强缓冲层和第二增强缓冲层，所述第一增强缓冲层为Si单晶薄膜层，位于所述缓冲层上，所述第二增强缓冲层为MgN单晶薄膜层，位于所述第一增强缓冲层上；势垒层，所述势垒层位于所述第二增强缓冲层上。2.根据权利要求1所述的半导体外延结构，其特征在于，包括多个周期交替层叠的所述增强型缓冲层和所述势垒层；还包括多个阻挡层，所述增强型缓冲层和势垒层之间设置有一个阻挡层，所述阻挡层上表面与所述第一增强缓冲层接触，下表面与所述势垒层接触。3.根据权利要求1所述的半导体外延结构，其特征在于，所述第一增强缓冲层单层厚度小于10nm，和/或第二增强缓冲层单层厚度小于10nm。4.根据权利要求2所述的半导体外延结构，其特征在于，所述增强型缓冲层包括3～20个所述第一增强缓冲层和3～20个所述第二增强缓冲层。5.一种半导体外延结构制备方法，其特征在于，包括：步骤S1：提供衬底；步骤S2：在所述衬底上生长缓冲层；步骤S3：在所述缓冲层上生长增强型缓冲层，...

【专利技术属性】
技术研发人员：倪贤锋，范谦，
申请(专利权)人：苏州汉骅半导体有限公司，
类型：发明
国别省市：