具有气隙脊的叉片晶体管装置制造方法及图纸

本文提供了形成具有气隙脊的叉片装置的技术。气隙可以没有气体，或者可以有气体。在示例中，装置包括从空隙(气隙)的第一侧横向延伸并具有限定空隙的第一侧的部分的端面的第一半导体主体，以及从空隙的第二侧横向延伸并且具有限定空隙的第二侧的部分的端面的第二半导体主体。第一栅极结构在第一半导体主体上，并且第二栅极结构在第二半导体主体上。在一些情况下，间隔体结构位于源极或漏极区域与对应的栅极结构之间，间隔体结构包括空隙的一个或多个部分。空隙可以通过装置形成后背面工艺来产生。产生。产生。

【技术实现步骤摘要】
具有气隙脊的叉片晶体管装置


[0001]本公开涉及集成电路，并且更具体地，涉及叉片晶体管装置的制造。

技术介绍

[0002]随着集成电路的尺寸继续按比例缩小，出现了许多挑战。例如，减小存储器和逻辑单元的尺寸或另外地增大晶体管装置密度正变得越来越困难。由于晶体管装置间隔得更靠近一起以增大给定管芯上的装置密度，因此某些制造过程变得具有挑战性。此外，还会出现抑制性能的寄生效应，诸如不期望的电容。
附图说明
[0003]图1a、1b和1d是根据本公开的一些实施例的包括具有气隙脊的叉片装置的示例集成电路的横截面侧视图。
[0004]图1c是根据本公开的实施例的包括具有气隙脊的叉片装置的示例集成电路的横截面平面视图。
[0005]图2a
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2k共同示出了根据本公开的实施例的在用于形成包括具有气隙脊的叉片装置的集成电路的工艺期间形成的集成电路结构。
[0006]图3是根据本公开的实施例的用于具有气隙脊的叉片装置的制造工艺的流程图。
[0007]图4示出了根据本公开的实施例的包括一个或多个集成电路的计算系统，如在此不同地描述的。
[0008]尽管以下具体实施方式将参照说明性实施例进行，但是根据本公开，其许多替代、修改和变化将是显而易见的。如将进一步理解的，图不一定按比例绘制或旨在将本公开限制到所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但集成电路结构的实际实现方式可能具有不完美的直线、直角(例如，一些特征可能是锥形的和/或具有倒圆角)，并且考虑到所使用的处理设备和技术的现实世界限制，某些特征可能具有表面拓扑结构或另外地不平滑。
具体实施方式
[0009]本文提供了形成具有气隙脊的叉片晶体管装置的技术。根据一些实施例，在给定晶片上完成叉片晶体管装置之后，翻转晶片并抛光衬底直到电介质脊从背面露出。可以选择性地蚀刻掉脊，在左侧与右侧晶体管装置之间留下气隙。一旦形成气隙，就可以使用电介质材料的非共形沉积来有效地覆盖和保持气隙，诸如氧化硅或氮化硅的非共形层。在一些实施例中，一旦脊被去除，则将栅极结构与源极区域和漏极区域分隔的内部间隔体被暴露并且因此也可以被选择性地蚀刻以提供进一步的气隙来代替那些内部间隔体。因此，在这种情况下，代替电介质脊的气隙也可以延伸到内部间隔体位置，并且可以使用电介质材料的非共形沉积来保持整个气隙。注意，气隙可以包括气体(例如，氧气、氮气)，或者可以没有气体(真空)。为此，本文所用的术语“气隙”不旨在限于包含空气成分(例如，氧气、氮气)的
空隙；实际上，如果覆盖层是在真空下提供的，那么气隙可能会在覆盖后保持在真空下，并且因此不包含任何空气或气体。鉴于本公开内容，许多叉片晶体管装置配置将被理解。
[0010]总体概述
[0011]如上所述，在设计叉片晶体管方面仍然存在许多重大挑战。更详细地，互补金属氧化物半导体(CMOS)叉片配置可用于通过使用称为脊的电介质结构而使n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管自对准来减小n型金属氧化物半导体(NMOS)晶体管与p型金属氧化物半导体(PMOS)晶体管之间的横向间距。与NMOS和PMOS间距受光刻约束限制的纳米片架构相比，这种配置使得能够实现显著的横向缩放，因为NMOS和PMOS装置甚至可以移动得更靠近一起。然而，在叉片装置中，NMOS与PMOS装置之间通过电介质脊的串扰会导致性能下降和泄漏电流增大。这有效地限制了最小脊厚度，并从而限制了叉片配置的可扩展性。一种可能的解决方案是使用具有较低介电常数的脊电介质，以努力减少通过脊的串扰。然而，用低k材料(例如，多孔氧化硅或多孔碳化硅)代替脊电介质会损害脊的结构完整性，并使其容易受到后续标准处理(诸如蚀刻和清洁)的影响，这可能会导致成品率降低。
[0012]因此，并且根据本公开的实施例，本文提供了用气隙或空隙来代替叉片晶体管装置的电介质脊的技术，该气隙或空隙可能包含或可能不包含气体(例如，空气和/或一种或多种工艺气体)。这些技术在具有由电介质脊分隔并以CMOS布置(例如，逻辑反相器或其他CMOS逻辑电路)连接的PMOS装置和NMOS装置的叉片配置的情况下特别有用，但可以更普遍地用于期望具有更薄的电介质脊以便左侧晶体管结构可以更靠近右侧晶体管结构的任何叉片配置。根据一些实施例，在给定晶片上完成叉片晶体管装置之后，翻转晶片并抛光衬底，直到从背面露出电介质脊。脊可以被选择性地蚀刻掉，在左侧(例如，NMOS)与右侧(例如，PMOS)装置之间留下气隙。需要注意，蚀刻可以对任何其他暴露材料(诸如浅沟槽隔离(STI)或层间电介质(ILD)材料、栅极电介质材料和沟道材料)具有选择性。例如，根据一些示例，脊可以是氮化物(例如，氮化硅)，而STI和栅极电介质材料可以是氧化物(例如，分别为二氧化硅和氧化铪)，而沟道材料可以是硅或硅锗(SiGe)。脊蚀刻可以是各向异性的和/或各向同性的，如将依次解释的。一旦形成气隙，就可以使用电介质材料的非共形沉积来有效地覆盖和保持气隙，诸如通过物理气相沉积(PVD)或化学气相沉积(CVD)沉积的氧化硅或氮化硅的非共形层。还需要注意，与不易受串扰影响的电介质填充脊的宽度(例如，大于20纳米，诸如30到50纳米)相比，气隙的宽度可以相对较薄(例如，小于20纳米，诸如在6至16纳米的范围内)。
[0013]在一些实施例中，随着脊被去除，将栅极结构与源极区域和漏极区域分隔的内部间隔体被暴露并且因此也可以被选择性地蚀刻以提供进一步的气隙来代替那些内部间隔体。因此，代替电介质脊的气隙也可以延伸到内部间隔体位置，并且电介质材料的非共形沉积可以用于保持整个气隙。需要注意，内部间隔体可以由与构成电介质脊的材料相同的材料形成，从而有助于以给定的蚀刻方案去除这两个特征。例如，在一个实施例中，内部间隔体和脊都是氮化硅，并且具有给定的几何形状和尺寸，使得它们可以使用各向同性蚀刻同时去除。在一些情况下，例如，内部间隔体几何形状相对于脊几何形状可以较小。在这种情况下，蚀刻工艺可以是多模式的。例如，可以首先用定向各向异性蚀刻来蚀刻至少一部分脊，以暴露所有要去除的间隔体，并且然后可以将蚀刻工艺转变到各向同性蚀刻以更积极
地蚀刻现在暴露的内部间隔体和脊的任何剩余部分。在其他实施例中，脊和内部间隔体在组成上是不同的并且相对于彼此具有蚀刻选择性，诸如脊是氮化硅并且内部间隔体是氧化钛(其可以对氮化物以及其他氧化物是选择性蚀刻的)的示例情况。在这样的示例情况下，可以利用第一蚀刻工艺(例如，各向异性氮化物蚀刻)选择性地蚀刻脊，并且可以利用第二蚀刻工艺(例如，各向同性氧化钛蚀刻)选择性地蚀刻内部间隔体。
[0014]本文描述的技术的许多优点将是显而易见的。例如，根据一些实施例，需要注意气隙具有1的最低k值，这可以消除或以其他方式显著减少叉片配置的左侧(例如，NMOS)和右侧(例如，PMOS)装置之间的交叉耦合(例如，静电串扰)。此外，脊的横向宽度(对应于左侧与右侧装置之间的横向间距)可以进一步缩放本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：空隙；第一组两个或更多个半导体主体，均从所述空隙的第一侧横向延伸；第二组两个或更多个半导体主体，均从所述空隙的第二侧横向延伸；在所述第一组的所述两个或更多个半导体主体上的第一栅极结构；以及在所述第二组的所述两个或更多个半导体主体上的第二栅极结构。2.如权利要求1所述的集成电路，其中：所述第一组的所述两个或更多个半导体主体中的每个半导体主体具有限定所述空隙的所述第一侧的部分的端面；并且所述第二组的所述两个或更多个半导体主体中的每个半导体主体具有限定所述空隙的所述第二侧的部分的端面。3.如权利要求2所述的集成电路，其中，所述第一组和所述第二组的所述半导体主体的所述端面是第一端面，并且其中：所述第一组的所述两个或更多个半导体主体中的每个半导体主体具有与所述第一端面相对且与所述第一栅极结构接触的第二端面；并且所述第二组的所述两个或更多个半导体主体中的每个半导体主体具有与所述第一端面相对且与所述第二栅极结构接触的第二端面。4.如权利要求1所述的集成电路，包括：第一源极区域和第一漏极区域，均与所述第一组的一个或多个半导体主体接触，使得所述第一组的所述一个或多个半导体主体位于所述第一源极区域与所述第一漏极区域之间；以及第二源极区域和第二漏极区域，均与所述第二组的一个或多个半导体主体接触，使得所述第二组的所述一个或多个半导体主体位于所述第二源极区域与所述第二漏极区域之间。5.如权利要求1所述的集成电路，包括：源极区域或漏极区域，位于所述第一栅极结构的一侧并与所述第一组一个或多个半导体主体接触；以及在所述源极区域或所述漏极区域与所述第一栅极结构之间的间隔体结构，所述间隔体结构包括电介质材料。6.如权利要求1所述的集成电路，包括：源极区域或漏极区域，位于所述第一栅极结构的一侧并与所述第一组一个或多个半导体主体接触；以及在所述源极区域或所述漏极区域与所述第一栅极结构之间的间隔体结构，所述间隔体结构包括所述空隙的一个或多个部分。7.如权利要求6所述的集成电路，其中，所述空隙没有气体。8.如权利要求6所述的集成电路，包括在所述源极区域或所述漏极区域上的接触结构。9.如权利要求1至8中任一项所述的集成电路，其中，所述第一组一个或多个半导体主体和所述第一栅极结构是p型金属氧化物半导体(PMOS)晶体管结构的部分，并且所述第二组一个或多个半导体主体和所述第二栅极结构是n型金属氧化物半导体(NMOS)晶体管结构
的部分。10.如权利要求9所述的集成电路，其中，所述PMOS晶体管结构和所述NMOS晶体管结构是叉片装置的部分。11.如权利要求1至8中任一项所述的集成电路，包括在所述第一栅极结构上的第一接触结构和在所述第二栅极结构上的第二接触部。12.如权利要求1至8中任一项所述的集成电路，其中，所述第一栅极结构包括高k栅极电介质和p型栅极电极，并且所述第二栅极结构包括所述高k栅极电介质和n
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型栅极电极。13.如权利要求1至8中任一项所述的集成电路，其中，所述第一组一个或多个半导体主体包括第一半导体材料，并且所述第二组一个或多个半导体主体包括在组成上不同于所述第一半导体材料的第二半导体材料。14.一种叉片装置，包括：空隙；第一半导体主体，从所述空隙的第一侧横向延伸并且具有限定所述空隙的所述第一侧的部分的端面；第二半导体主体，从所述空隙的第二侧横向延伸并且具有限定所述空隙的所述第二侧的部分的端面；在所述第一半导体主体上的...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：