超结器件及其制作方法和电子器件技术

本申请的实施例提出了一种超结器件及其制作方法和电子器件。超结器件包括衬底、第一导电型外延层和复合区域，其中，第一导电型外延层设置在衬底的一侧，第一导电型外延层上形成有多个深沟槽，深沟槽内填充有第二导电型多晶硅；复合区域位于第一导电型外延层，且复合区域设置在第二导电型多晶硅与衬底之间，复合区域注入有氦离子，其中，第一导电型与第二导电型的导电类型相反。根据本申请实施例中的超结器件，在体二极管反向恢复时，由于复合区域的存在，部分载流子会在复合区域先复合减少，然后再通过衬底的作用，缓慢被抽出器件，降低其反向恢复时的尖峰电流，以此改善超结器件的反向恢复特性。反向恢复特性。反向恢复特性。

【技术实现步骤摘要】
超结器件及其制作方法和电子器件


[0001]本专利技术涉及半导体
，尤其涉及一种超结器件及其制作方法和电子器件。

技术介绍

[0002]相对于传统MOSFET（金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor），超结MOSFET在N
‑
漂移区中引入了交替排列的N型柱、P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，即所谓电荷平衡，但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管（简称体二极管），超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。
[0003]在超结MOSFET体二极管正向导通阶段，体二极管中的N
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漂移区存在自由载流子，为了能实现从正偏到反偏的过程，N
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漂移区的自由载流子要被外加电压抽取，形成能够承担反向电压的耗尽区，体二极管从通态到断态的过程称为反向恢复。超结器件由于P型柱的存在，体二极管P区与N区接触面积远大于传统MOSFET，开启时阳极Pbody区向漂移区注入大量空穴，阴极Nsub区向漂移区注入大量电子，大量的可以自由移动的载流子存储在漂移区中。而在其体二极管反向恢复过程中，这些存储在漂移区中的大量载流子在电场作用下短时间内被抽出，从而使超结MOSFET体二极管反向恢复较硬，性能较差。

技术实现思路

[0004]本专利技术提供了一种超结器件及其制作方法和电子器件，以改善超结器件的反向恢复特性。
[0005]为解决上述技术问题，本专利技术采用如下技术方案：本申请第一方面的实施例提出了一种超结器件，超结器件包括衬底、第一导电型外延层和复合区域，其中，第一导电型外延层设置在衬底的一侧，第一导电型外延层上形成有多个深沟槽，深沟槽内填充有第二导电型多晶硅；复合区域位于第一导电型外延层，且复合区域设置在第二导电型多晶硅与衬底之间，复合区域注入有氦离子，其中，第一导电型与第二导电型的导电类型相反。
[0006]在本实施例中，第一导电型外延层位于衬底的一侧，第一导电型外延层与衬底的导电类型可以相同，例如，当衬底为N+型衬底时，第一导电型外延层为N
‑
型外延层，在一些实施例中，第一导电型外延层也称为漂移区。在第一导电型外延层上形成有多个深沟槽，在一些制作过程中，深沟槽可以通过刻蚀的方式制备而成，深沟槽沿衬底厚度方向的尺寸可以依据超结器件的使用场景、功能等做适应性设计，本申请在此没有特殊限定。深沟槽内填充有第二导电型多晶硅，示例性的，当第一导电型外延层为N
‑
型外延层时，第二导电型多晶硅为P型多晶硅。如此，第二导电型多晶硅形成多个P柱，与P柱相邻的第一导电型外延层形成N柱，以此形成交替排布的P柱和N柱。
[0007]根据本申请实施例中的超结器件，其还包括复合区域，其位于第一导电型外延层上，且设置在第二导电型多晶硅与衬底之间，示例性的，当第一导电型外延层为N型，第二导
电型多晶硅在深沟槽内形成P柱时，复合区域位于P柱与衬底之间，也就是说，复合区域位于P柱的下方。在复合区域，注入有氦离子，如此，注入氦离子后，复合区域上能够形成缺陷，进而成为复合中心，以俘获载流子，也就是说，当超结器件的体二极管正向导通时，储存在P柱下方的载流子首先会在复合区域复合减少。在体二极管反向恢复时，储存在第一导电型外延层（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域的存在，部分载流子会在复合区域先复合减少，然后再通过衬底的作用，缓慢被抽出器件，降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
[0008]在本申请的一些实施例中，所述第一导电型外延层为N
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型外延层，所述第二导电型多晶硅为P型多晶硅。
[0009]在本申请的一些实施例中，所述衬底包括第一导电型衬底和第一导电型缓冲层，其中，所述第一导电型衬底为高掺杂，所述第一导电型衬底的离子浓度大于所述第一导电型缓冲层的离子浓度，所述第一导电型缓冲层中离子的浓度大于所述第一导电型外延层中离子的浓度。
[0010]在本申请的一些实施例中，所述第一导电型缓冲层的厚度大于或等于5um。
[0011]在本申请的一些实施例中，所述深沟槽沿所述衬底的水平方向呈阵列排布，且所述深沟槽沿所述衬底的厚度方向的尺寸大于或等于40um。
[0012]在本申请的一些实施例中，所述超结器件还包括第一导电型区域、栅极氧化层和栅极多晶硅，所述第一导电型区域位于所述第二导电型多晶硅远离所述衬底的一侧，所述栅极多晶硅位于所述第一导电型区域远离所述衬底的一侧，所述栅极氧化层位于所述栅极多晶硅与所述第一导电型区域之间。
[0013]本申请第二方面的实施例提出了一种超结器件的制作方法，制作如第一方面任一实施例中的超结器件，制作方法的步骤包括：提供衬底，在所述衬底上形成第一导电型外延层；在所述第一导电型外延层上形成多个深沟槽；在所述深沟槽的底部注入氦离子，以形成复合区域；在所述深沟槽内填充第二导电型多晶硅，其中，所述复合区域位于所述第二导电型多晶硅与所述衬底之间。
[0014]根据本申请实施例中的超结器件的制作方法，由于其用于制作如第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。
[0015]在本申请的一些实施例中，所述提供衬底，在所述衬底上形成第一导电型外延层的步骤包括：提供第一导电型衬底，在所述第一导电型衬底的一侧形成第一导电型缓冲层；在所述第一导电型缓冲层远离所述第一导电型衬底的一侧形成所述第一导电型外延层，其中，所述第一导电型缓冲层的厚度大于或等于5um。
[0016]在本申请的一些实施例中，所述在所述深沟槽内填充第二导电型多晶硅之后，还包括：在所述第二导电型多晶硅远离所述衬底的一侧形成多个第一导电型区域；在所述第一导电型区域远离所述衬底的一侧形成栅极氧化层；
在所述栅极氧化层远离所述衬底的一侧形成栅极多晶硅。
[0017]本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。
[0018]根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。
附图说明
[0019]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
[0020]图1为本申请其中一个实施例中的超结器件的结构示意图；图2为本申请另外一个实施例中的超结器件的结构示意图；图3为制作本申请实施例中的超结器件的结构示意图（形成衬底）；图4为制作本申请实施例中的超结器件的结构示意图（形成第一导电型外延层）；图5为制作本申请本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结器件，其特征在于，包括：衬底；第一导电型外延层，所述第一导电型外延层设置在所述衬底的一侧，所述第一导电型外延层上形成有多个深沟槽，所述深沟槽内填充有第二导电型多晶硅；复合区域，所述复合区域位于所述第一导电型外延层，且所述复合区域设置在所述第二导电型多晶硅与所述衬底之间，所述复合区域注入有氦离子，其中，所述第一导电型与所述第二导电型的导电类型相反。2.根据权利要求1所述的超结器件，其特征在于，所述第一导电型外延层为N
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型外延层，所述第二导电型多晶硅为P型多晶硅。3.根据权利要求1所述的超结器件，其特征在于，所述衬底包括第一导电型衬底和第一导电型缓冲层，其中，所述第一导电型衬底为高掺杂，所述第一导电型衬底的离子浓度大于所述第一导电型缓冲层的离子浓度，所述第一导电型缓冲层中离子的浓度大于所述第一导电型外延层中离子的浓度。4.根据权利要求3所述的超结器件，其特征在于，所述第一导电型缓冲层的厚度大于或等于5um。5.根据权利要求1所述的超结器件，其特征在于，所述深沟槽沿所述衬底的水平方向呈阵列排布，且所述深沟槽沿所述衬底的厚度方向的尺寸大于或等于40um。6.根据权利要求1所述的超结器件，其特征在于，所述超结器件还包括第一导电型区域、栅极氧化层和栅极多晶硅，所述第一导电型区域位于所述第二导电型多晶...

【专利技术属性】
技术研发人员：栗终盛，柴展，罗杰馨，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：