三维叠层结构制造技术

本发明专利技术提供一种三维叠层结构。三维叠层结构包括至少一底层晶粒、上层晶粒以及间隙物保护结构。底层晶粒包括位于非接合区域内的接触垫。上层晶粒叠层于底层晶粒上而不覆盖底层晶粒的接触垫，且底层晶粒通过位于两者之间的接合结构与上层晶粒接合。间隙物保护结构是设置在底层晶粒上且覆盖上层晶粒以保护上层晶粒。通过将上层晶粒叠层至下层晶粒之前形成抗接合层，可将上层晶粒部分移除以暴露出下层晶粒的接触垫来做为后续连接。据此，具有间隙物保护结构保护上层晶粒的叠层结构可以更加坚固，因此，可改善电性性能并为半导体装置带来较佳的可靠性。

Three dimensional laminated structure

The invention provides a three dimensional stacked structure. The three-dimensional structure consists of at least one bottom grain, the upper grain and the protective structure of the gap. The underlying grain consists of a contact pad in a non joint region. The upper grain is stacked on the underlying grain but does not cover the contact pad of the underlying grain, and the underlying grain is bonded to the upper grain by the bonding structure between them. The gap protection structure is set on the bottom grain and covers the upper grain to protect the upper grain. By forming the anti bonding layer before the upper grain is stacked to the lower grain, the upper grain can be removed to expose the lower grain contact pad as the subsequent connection. Accordingly, the stacking structure that protects the upper grain from the structure with clearances can be more solid. Therefore, it can improve the electrical properties and bring better reliability for semiconductor devices.

【技术实现步骤摘要】
三维叠层结构
本专利技术实施例涉及一种叠层结构，且尤其涉及一种三维叠层结构。
技术介绍
将多样组件例如微处理器、内存、光电组件、混合信号电路以及微机电系统(MEMS；microelectromechanicalsystems)高密度的集成为一项具有挑战性的任务。用于达成高密度集成的一种可能方式为三维叠层，也可称为不同微电子组件在晶片阶段(waferlevel)的三维集成。三维叠层结构可提供许多优点，包括更高密度的内联机，内联机长度及封装尺寸的缩减或是体积的减少。
技术实现思路
本专利技术提供一种叠层结构，能有效地改善电性能并为半导体装置带来较佳的可靠性。根据本专利技术的一些实施例，叠层结构包括第一晶粒、第二晶粒、间隙物保护结构以及抗接合层。第一晶粒具有第一接合结构，其中第一接合结构包括接触垫。第二晶粒具有第二接合结构，其中第二晶粒叠层在第一晶粒上，且第二接合结构与第一接合结构接合。间隙物保护结构是设置在第一晶粒上且环绕第二晶粒，其中间隙物保护结构覆盖第二晶粒的侧壁。抗接合层是设置在第一晶粒上且位于间隙物保护结构以及第一晶粒之间。根据本专利技术的一些实施例，叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；形成抗接合层于第一晶片的所述至少一第一非接合区域上，并覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片的第二接合结构与第一晶片的第一接合结构接合；于第二晶片内的至少一第二接合区域以及至少一第二非接合区域之间形成凹槽；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出接触垫的上表面。根据本专利技术的一些实施例，叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；对第一晶片的至少一第一非接合区域进行蚀刻以形成暴露出第一接合结构的接触垫的开口；形成抗接合层于第一晶片的至少一第一非接合区域的开口中以覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片接合于第一晶片上；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的至少一第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出位于第一晶片的至少一第一非接合区域中的接触垫的上表面。基于上述，本专利技术实施例提供叠层结构及其制造方法，其中具有间隙物保护结构保护上层晶片或晶粒的叠层结构可以更加坚固，因此，可改善电性能并为半导体装置带来较佳的可靠性。由于上层晶片(或晶粒)与底层晶片(或晶粒)可以具有不同接点设置(footprint)，因此设计自由度较高，或者可以不必使用高成本的衬底穿孔。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1为依据本专利技术的一些实施例的三维叠层结构的一部分的剖面示意图。图2A至图2H为依据本专利技术的一些实施例的三维叠层结构的制造方法的各种阶段的三维叠层结构的剖面示意图。图3为依据本专利技术的一些实施例中形成一个三维叠层结构的制造方法的工艺步骤的示例流程图。附图标记说明：100：第一晶片；100’：第一晶粒；100A、200A：非接合区域；100B、200B：接合区域；102、202：半导体衬底；103、203：绝缘层；104、204：半导体装置；105、205：栅极结构；106、206：主动区域；107、207：隔离结构；108、208：金属化结构；120、220：接合结构；120a、126a、140a、220a、226a、300a：上表面；122、222：导电部件；124、224：介电材料；126、226：接合部件；127、227：扩散阻挡层；128：接触垫；128a：上表面；130：开口；132：屏蔽图案；140：抗接合层；20、20’：叠层结构；200：第二晶片；200’、200”：第二晶粒；228：密封环结构；250：凹槽；300：切割结构；300b：侧壁；350：材料层；360：间隙物保护结构；d：深度；S300、S302、S304、S306、S308、S310、S312、S314、S316：步骤。具体实施方式以下
技术实现思路
提供用于实施所提供的标的的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本专利技术为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且也可包括第二特征与第一特征的间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本专利技术在各种实例中可使用相同的组件符号和/或字母来指代相同或类似的部件。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或配置本身之间的关系。另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。应当理解的是，以下本专利技术的(多个)实施例提供了可在各种特定的概念下实施的应用概念。本文所探讨的特定(多个)实施例仅为示例说明，并且是涉及一种三维(3D；threedimensional)集成的结构或组件，而该些示例并非用以限制本专利技术的范畴。本专利技术的实施例描述了示例性的3D叠层结构的制造方法，及运用该方法所制造的3D叠层结构。本专利技术的特定的实施例是关于形成有晶片接合结构以及叠层晶片和/或晶粒的3D叠层结构。其它的实施例是关于3D集成结构或组件，包括后护层封装(PPI；post-passivationinterconnect)结构或有其它电连接组件的中介层(Interposer)，包括晶片至晶片的组装结构、晶粒至晶片的组装结构、封装层叠的组装结构、晶粒至晶粒的组装结构，以及晶粒至衬底的组装结构。所述晶片或晶粒可包括一或多种位于块状半导体衬底或绝缘层覆硅/覆锗衬底上的集成电路或电子组件。以下实施例意于提供进一步的说明，但并非用以限制本专利技术的范畴。图1为示出本专利技术的一些实施例的3D叠层结构的一部分的剖面示意图。在图1中，3D叠层结构20’至少包括第一晶粒100’、第二晶粒200”以及间隙物保护结构360。在一些实施例中，第一晶粒100’包括具有接合部件126以及接触垫128的第一接合结构120。接触垫128例如为输入/输出(I/O)垫、凸块垫片(bum本文档来自技高网...

【技术保护点】
一种三维叠层结构，包括：第一晶粒，其具有第一接合结构，其中所述第一接合结构包括接触垫；第二晶粒，其具有第二接合结构，其中所述第二晶粒叠层在所述第一晶粒上，且所述第二接合结构与所述第一接合结构接合；间隙物保护结构，设置在所述第一晶粒上且环绕所述第二晶粒，其中所述间隙物保护结构覆盖所述第二晶粒的侧壁；以及抗接合层，设置在所述第一晶粒上且位于所述间隙物保护结构以及所述第一晶粒之间。

【技术特征摘要】
2016.05.26 US 15/164,8831.一种三维叠层结构，包括：第一晶粒，其具有第一接合结构，其中所述第一接合结构包括接触垫；第二晶粒，其具有第二接合结构，其中所述第二晶粒叠层在...

【专利技术属性】
技术研发人员：黄毓慧，蔡肇杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71