混合接合半导体晶片的3DIC结构与方法技术

本发明专利技术实施例提供一种混合接合半导体晶片(wafer)的3DIC结构与方法。改进形成3DIC装置的半导体晶片的混合接合产率的方法包含第一与第二晶片具有在BEOL处理中沉积且图案化的虚设金属与主要金属。虚设金属图案的金属占据任何给定的虚设金属图案区域的表面积约40％至约90％。高虚设金属表面覆盖结合使用插槽传导垫，允许晶片表面的改进的平面化用于混合接合。平面化的晶片具有最小的外形差异，对应于小于约

Hybrid bonding 3DIC structure and method of semiconductor wafer

Embodiments of the present invention provide a 3DIC structure and method for hybrid bonding semiconductor wafers (wafer). A method for improving the hybrid bonding yield of a semiconductor wafer forming a 3DIC device includes the first and second wafers having dummy metals and major metals deposited and patterned in the BEOL process. The nominal metal pattern occupies about 40% to about 90% of the surface area of any given dummy metal pattern region. High nominal metal surface coverage combined with slot conduction pads allows improved planarization of wafer surfaces for hybrid bonding. The planar wafers have the smallest shape difference, corresponding to less than about

【技术实现步骤摘要】
混合接合半导体晶片的3DIC结构与方法
本公开内容涉及混合接合半导体晶片(wafer)的3DIC结构与方法。
技术介绍
半导体装置用于各种电子应用中，例如个人计算机、移动电话、数字相机、以及其它电子设备。通常经由连续沉积绝缘或介电层、传导层、以及半导体材料层于半导体衬底上方，以及使用光刻以图案化各种材料层，形成电子组件与组件于其上，而制造半导体装置。通常在单一半导体晶片上制造数十或数百个集成电路(IC)，并且沿着切割线切割IC之间而单粒化晶片上的个别裸片。例如，所述个别裸片被分别封装、封装于多芯片模块、或是其它形式的封装中。随着对于微小化、更高速、更大的带宽、更低的功率消耗与降低的延迟时间的需求成长，已有改进半导体装置组件密度的需要。已经发展堆栈的半导体装置，例如三维集成电路(three-dimensionalintegratedcircuits；3DIC)，以缩小实体尺寸与半导体装置的二维覆盖区(footprint)。在堆栈的半导体装置中，在不同的半导体晶片上，制造有源电路(例如逻辑、存储器、处理器电路等)。可经由常规的方法，将两个或多于两个半导体晶片或裸片配置在一起，以增加装置组件密度。所得的堆栈的半导体装置通常提供较小的尺寸架构以及改进的性能与较低的功率消耗。
技术实现思路
本公开内容的一些实施例提供一种用于接合晶片的方法，所述方法包括提供第一晶片，所述第一晶片具有第一虚设金属图案，所述第一虚设金属图案位于所述第一晶片的第一表面内与所述第一晶片的所述第一表面上，所述第一晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，所述第一范围从约40％到约90％；提供第二晶片，所述第二晶片具有第二虚设金属图案，所述第二虚设金属图案位于所述第二晶片的第三表面内与所述第二晶片的所述第三表面上，所述第二晶片具有与所述第三表面对立的第四表面，所述第二虚设金属图案的金属表面积相对于所述第二虚设金属图案的总表面积的百分比在第二范围中，所述第二范围从约40％到约90％；平面化所述第一晶片的所述第二表面；平面化所述第二晶片的所述第四表面；以及混合接合所述第四表面至所述第二表面。附图说明为了更完整了解代表实施例及其优点，请参阅以下说明内容以及所附随的图式。图1为根据个别的实施例说明晶片的一部分的示意图。图2A为说明图1代表绘示的晶片部分的剖面示意图(沿着A-A剖面)。图2B为说明图1代表绘示的晶片部分的另一剖面示意图(沿着B-B剖面)。图2C为说明图1代表绘示的晶片部分的另一剖面示意图(沿着C-C剖面)。图3A为图1代表绘示的晶片部分的俯视图。图3B为根据另一代表实施例说明晶片部分的俯视图。图4到9为根据代表实施例说明制造3DIC装置中各种阶段的等角剖面侧视示意图。图4为侧视图(沿着图1的B-B剖面)，说明线后端(backendofline，BEOL)处理的晶片部分10，供进一步处理与混合接合。图5为侧视图(沿着图1的A-A剖面)，说明BEOL处理的晶片部分10，供进一步处理与混合接合。图6为晶片部分10的剖面侧视图，根据代表实施例说明重布通路600与重布层(RDL)710的形成。图7为说明用以与第二晶片800'对准的第一晶片800的剖面侧视图。图8为说明用以接触第二晶片800'的第一晶片800的剖面侧视图。图9为剖面侧视图，说明第一晶片800混合接合至第二晶片800'以形成混合接合的3DIC装置1050。图10为根据代表实施例说明制备用于混合接合的晶片的方法流程图。图11为根据代表实施例说明混合接合第一与第二晶片的方法的流程图。图12为根据代表实施例说明RDL承接区(RDLlandingregion)。图13A为根据代表实施例说明混合接合两个晶片之后所拍摄的共焦扫描声学显微镜(confocalscanningacousticmicroscopy，C-SAM)图像。图14A为根据常规3DIC制造技术的C-SAM图像。图13B为根据代表实施例说明在混合接合之前，平面化的晶片的BEOL二维(2D)外形轮廓图像(topographyprofileimage)。图14B为根据常规制造技术说明在3DIC接合之前，平面化的晶片的BEOL二维(2D)外形轮廓图像。伴随且形成本说明书的部分的图式代表说明本公开内容的一些方面。应注意图式所绘示的特征非必须依照比例绘示。具体实施方式本公开内容提供了数个不同的实施方法或实施例，可用于实现本专利技术的不同特征。为简化说明起见，本公开内容也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例而言，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致第一特征与第二特征并不直接接触。本公开内容中的各种范例可能使用重复的参考数字和/或文字注记。此重复使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例和/或配置之间的关联性。此外，本公开内容可重复参考数字后接主要命名，意指对应于主要命名的组件与对应于非主要命名的组件的类似特征具有关系，例如第一晶片800与第二晶片800'、或第一虚设金属图案300与第二虚设金属图案300'、或类似者。半导体产业于各种电子组件的集成密度经历快速成长与改进。通常，集成密度的改进来自于最小特征尺寸的缩小，使得集成更多组件于较小的尺寸架构中。这些集成改进本质上主要为二维，因为集成的组件所占据的区域通常在半导体晶片的表面上。虽然光刻的显著改进已经对于2D集成电路(IC)形成造成相当大的改进，然而对于在二维可达成的密度具有实体限制。这些限制之一为制造分离组件所需要的最小尺寸。当芯片中集成更多装置时，需要更复杂的设计。因此，已经发展三维IC(3DIC)以解决这些限制中的一些。在生产3DIC的代表制造工艺中，形成两个或多于两个晶片，各自包含IC。而后，所述晶片接合所对准的对应的装置组件。与常规3DIC制造方法相关的问题涉及达到高程度的平面性(即局部与全面外形差异(topographicdifferential)的最小化)，因而在晶片之间可形成可接受的接合。如果所述晶片的平面性未在规定的规格内，则可能要成非接合区域“泡泡(bubble)”或其它非均匀性，使得所形成的与所述接合区对立的装置不具功能。如果缺陷速度够高，则不良接合的晶片可能被废弃，因而增加制造费用。需要经由改进参与制造具良好接合均匀性的装置的晶片接合产率，而降低3DIC的制造费用。图1代表说明在线后端(BEOL)处理中形成顶部金属组件之后的制造阶段的晶片的部分10的示意图。如图所示，晶片部分10可对应于第一晶片的裸片区。晶片部分10通常具有上覆的有源和/或无源结构(为清楚说明而未绘示，讨论如后所述)。图1表示对应于晶片部分10的不同的剖视图式的三个剖面：A-A剖面，对应于图2A；B-B剖面；对应于图2B；以及C-C剖面，对应于图2C。虚设金属组件(dummymetalfeature)110a提供作为图2A、3A与5中特征说明的参考点；虚设金属组件110b提供作为图本文档来自技高网...

【技术保护点】
一种用于接合晶片的方法，所述方法包括：提供第一晶片，所述第一晶片具有第一虚设金属图案，所述第一虚设金属图案位于所述第一晶片的第一表面内与所述第一晶片的所述第一表面上，所述第一晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，所述第一范围是从约40％到约90％；提供第二晶片，所述第二晶片具有第二虚设金属图案，所述第二虚设金属图案位于所述第二晶片的第三表面内与所述第二晶片的所述第三表面上，所述第二晶片具有与所述第三表面对立的第四表面，所述第二虚设金属图案的金属表面积相对于所述第二虚设金属图案的总表面积的百分比在第二范围中，所述第二范围是从约40％到约90％；平面化所述第一晶片的所述第二表面；平面化所述第二晶片的所述第四表面；及混合接合所述第四表面到所述第二表面。

【技术特征摘要】
2016.04.26 US 15/138,9931.一种用于接合晶片的方法，所述方法包括：提供第一晶片，所述第一晶片具有第一虚设金属图案，所述第一虚设金属图案位于所述第一晶片的第一表面内与所述第一晶片的所述第一表面上，所述第一晶片具有与所述第一表面对立的第二表面，所述第一虚设金属图案的金属表面积相对于所述第一虚设金属图案的总表面积的百分比在第一范围中，所述第一范围是从约4...

【专利技术属性】
技术研发人员：陈如曦，何承颖，庄俊杰，陈升照，周世培，沈卉纹，杨敦年，王俊智，洪丰基，丁世汎，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71