集成电路结构和密封环结构制造技术

本发明专利技术实施例提供了具有密封环结构的集成电路结构。密封环结构包括低k介电层、第一密封环和第二密封环。第一密封环和第二密封环彼此隔开。第一密封环和第二密封环的每个包括金属层。金属层嵌入在低k介电层中，并且金属层包括具有多个开口的主体图案。第一密封环和第二密封环的主体图案与金属层的面积比大于或等于50％且小于100％。本发明专利技术实施例涉及集成电路结构和密封环结构。

Integrated circuit structure and sealing ring structure

The embodiment of the invention provides an integrated circuit structure with a sealing ring structure. The sealing ring structure comprises a low k dielectric layer, a first sealing ring and a second sealing ring. The first sealing ring and the second sealing ring are separated from each other. Each of the first sealing ring and the second sealing ring comprises a metal layer. The metal layer is embedded in the low k dielectric layer and the metal layer includes a body pattern having a plurality of openings. The area ratio of the main seal ring and the second sealing ring to the metal layer is greater than or equal to 50% and is less than 100%. The embodiment of the invention relates to an integrated circuit structure and a sealing ring structure.

【技术实现步骤摘要】
集成电路结构和密封环结构
本专利技术实施例涉及集成电路结构和密封环结构。
技术介绍
形成密封环是半导体工艺的后段制程中的重要部分。密封环是围绕集成电路(IC)的应力保护结构，保护半导体芯片内的内部电路免受通过从晶圆锯切半导体芯片导致的损坏。密封环也可用于保护IC免受水分降解和离子污染。随着电子器件尺寸的减小，密封环结构的稳健性也变弱了。因此，期望密封环结构具有较高的稳健性和保护能力。
技术实现思路
根据本专利技术的一些实施例，提供了一种集成电路结构，包括：衬底，具有外部边缘；以及半导体芯片，位于所述衬底上方，所述半导体芯片包括：多个介电层；以及第一密封环、第二密封环和第三密封环，所述第二密封环位于所述外部边缘和所述第一密封环之间，并且所述第三密封环位于所述第二密封环和所述外部边缘之间，其中，在每个所述介电层中的每个所述第一密封环、所述第二密封环和所述第三密封环包括都金属层，所述金属层包括主体图案和通过所述主体图案限定的多个开口，并且所述介电层中的所述第一密封环的所述主体图案与所述金属层的面积比和所述介电层中的所述第二密封环的所述主体图案与所述金属层的面积比大于或等于50％且小于100％。根据本专利技术的另一实施例，还提供了一种半导体器件，包括：衬底，具有有源区和围绕所述有源区的密封环区；半导体管芯，包括位于所述衬底上方且在所述有源区中的多个金属互连层；以及密封环结构，位于所述密封环区中，所述密封环结构包括形成在对应的所述多个金属互连层中的多个堆叠部件，每个所述堆叠部件都包括金属层，所述金属层具有主体图案和被所述主体图案围绕的多个开口，其中，所述密封环结构包括：第一密封环，与所述半导体管芯相邻，其中，所述第一密封环包括所述堆叠部件，并且所述第一密封环的所述主体图案的布局密度大于或等于50％且小于100％；第二密封环，相比于所述第一密封环位于所述半导体管芯的更外侧上并且与所述第一密封环隔开，其中，所述第二密封环包括所述堆叠部件，并且所述第二密封环的所述主体图案的布局密度大于或等于50％且小于100％；以及第三密封环，相比于所述第二密封环位于所述半导体管芯的更外侧上并且与所述第二密封环隔开。根据本专利技术的又一些实施例，还提供了一种密封环结构，包括：衬底；低k介电层，位于所述衬底上方；以及第一密封环和第二密封环，彼此间隔开，所述第一密封环的宽度大于所述第二密封环的宽度，其中，每个所述第一密封环和所述第二密封环均包括：通孔层，嵌入所述低k介电层中，所述通孔层包括至少一个通孔环和位于所述通孔环旁边的多个离散通孔；以及金属网，嵌入在所述低k介电层中并且位于所述通孔层上方，其中，所述金属网的布局密度大于或等于50％且小于100％。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A是集成电路结构的一些实施例的示意性顶视图。图1B是沿着图1A中的线A-A’获取的示意性截面图。图1C是集成电路结构的一些实施例的示意性放大顶视图。图2是集成电路结构的一些实施例的示意图。图3是集成电路结构的一些实施例的示意图。图4是示出金属层中开口的若干形状的一些实施例的示意图。图5是示出金属层中开口的若干形状的一些可选实施例的示意图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。在本专利技术中，提供了集成电路结构和具有密封环结构的半导体器件。在锯切之前，密封环结构形成在半导体芯片和划线之间。密封环结构配置为保护半导体芯片免受水分的攻击。在锯切期间，密封环结构需要足够的机械强度以承受应力，从而使得它可以在使用中保护半导体芯片。具有栅格图案设计的密封环结构的金属层在CMP操作期间防止金属层形成金属凹面，同时保持足够的机械强度。因此，要满足对可靠性、防潮能力和稳健性的要求。在本专利技术中，开口与金属层的面积比率在特定的范围内，例如，大致大于0％并且小于或等于50％。在这个比率范围内，密封环结构的金属层能够避免金属凹陷问题，同时提供足够的机械稳健性并且保持足够的防潮能力。图1A是集成电路结构的一些实施例的示意性顶视图，图1B是沿着图1A中的线A-A’获取的示意性截面图，并且图1C是集成电路结构的一些实施例的示意性放大的顶视图。如图1A、图1B和图1C中所描述的，在例如半导体衬底的衬底10上形成集成电路结构100。在一些实施例中，衬底的材料包括合适的元素半导体，诸如硅、金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；合适的合金半导体材料，诸如碳化硅锗，磷砷化镓或磷铟化镓制成。衬底10可以是块状晶圆或可以是绝缘体上硅(SOI)或类似类型的衬底。集成电路结构100包括划线(可选地称为切割线或分割线)12和位于衬底10上方且位于划线12的内侧的半导体芯片20。在管芯锯切操作中，通过例如激光分割或刀片沿着划线12分离半导体芯片20。将相应地形成划线边界14，并且可以看作半导体芯片20的边缘。在管芯锯切操作之后，然而，半导体芯片20的实际边缘可从划线边界14稍微偏离。举例来说，半导体芯片20的实际边缘可以稍微地向外移位(例如，向左侧移位)或向内移位(例如，向右侧移位)。衬底10具有有源区10A和密封环区10S。在有源区10A中存在半导体管芯11、金属互连层(未示出)和电路(未示出)。在密封环区10S中存在密封环结构30。在一些实施例中，密封环区10S大致围绕有缘区10A。在一些实施例中，衬底10具有例如p+掺杂区的掺杂区16，并且层间介电(ILD)层18位于衬底10上方。ILD层18可以是例如，氧化硅层或任何合适的ILD层。接触插塞19形成在ILD层18中，并且电连接至掺杂区16。在一些实施例中，密封环结构30通过接触插塞19电连接至掺杂区16，并且因此连接至电接地(未示出)。在一些实施例中，接触插塞19的每个可形成接近于半导体芯片20的边缘的接触环。在一些实施例中，密封环结构30与有源区10A中的金属互连层(例如，互连金属和互连通孔)同时形成。密封环结构30包括形成在对应的多个金属互连层的多个堆叠的部件。在一些实施例中，堆叠的部件包括若干堆叠的介电层，以及每个介电层嵌有彼此互连的金属层和通孔层。本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：衬底，具有外部边缘；以及半导体芯片，位于所述衬底上方，所述半导体芯片包括：多个介电层；以及第一密封环、第二密封环和第三密封环，所述第二密封环位于所述外部边缘和所述第一密封环之间，并且所述第三密封环位于所述第二密封环和所述外部边缘之间，其中，在每个所述介电层中的每个所述第一密封环、所述第二密封环和所述第三密封环包括都金属层，所述金属层包括主体图案和通过所述主体图案限定的多个开口，并且所述介电层中的所述第一密封环的所述主体图案与所述金属层的面积比和所述介电层中的所述第二密封环的所述主体图案与所述金属层的面积比大于或等于50％且小于100％。

【技术特征摘要】
2016.02.05 US 15/017,1141.一种集成电路结构，包括：衬底，具有外部边缘；以及半导体芯片，位于所述衬底上方，所述半导体芯片包括：多个介电层；以及第一密封环、第二密封环和第三密封环，所述第二密封环位于所述外部边缘和所述第一密封环之间，并且所述第三密封环位于所述第二...

【专利技术属性】
技术研发人员：梁世纬，杜贤明，杨庆荣，黄章斌，赖昱嘉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71