制造半导体器件的方法技术

本公开涉及制造半导体器件的方法。一种制造半导体器件的方法被提供如下。目标层被形成。硬掩模层形成在目标层上。硬掩模层被图案化以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案。第一掩模图案围绕台地形掩模图案。第一掩模图案与台地形掩模图案间隔开。目标层利用叠加掩模图案被图案化，以形成冗余鳍和台地形叠加标记。冗余鳍被去除。

【技术实现步骤摘要】
制造半导体器件的方法
本专利技术构思的示例实施方式涉及制造半导体器件的方法。
技术介绍
半导体器件由多层结构形成。在半导体器件的制造中，每个层状结构将与它之前的层状结构对准。每个层状结构利用光掩模形成。光掩模的图案被转移到目标层以在目标层中形成层状结构。层状结构利用位于其之前的层状结构内的叠加标记(overlaymark)与其之前的层状结构对准。如果由于叠加标记的差的图像质量光掩模未被恰当对准，则层状结构不能与它之前的层状结构正确地对准。这能导致器件故障或低器件性能。由于半导体持续在尺寸上收缩，所以对叠加标记的高图像质量的需求变得更加迫切。
技术实现思路
根据本专利技术构思的一示例实施方式，一种制造半导体器件的方法被如下提供。目标层被形成。硬掩模层形成在目标层上。硬掩模层被图案化以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案。第一掩模图案围绕台地形掩模图案。第一掩模图案与台地形掩模图案间隔开。目标层利用叠加掩模图案被图案化从而形成冗余鳍以及台地形叠加标记。冗余鳍被去除。根据本专利技术构思的一示例实施方式，一种形成半导体器件的方法被如下提供。将要被图案化为台地形叠加标记和多个有源鳍的目标层被形成。硬掩模层被形成在目标层上。硅层被形成在硬掩模层上。硅层被图案化从而形成多个线形硅图案以及第一环形硅图案和第二环形硅图案。线形硅图案以第一距离彼此间隔开，并且第一环形硅图案以小于第一距离的第二距离与第二环形硅图案间隔开。氧化物层被形成在线形硅图案、第一环形硅图案和第二环形硅图案上，使得氧化物层完全填充第一环形硅图案和第二环形硅图案之间的间隙。各向异性蚀刻工艺对氧化物层执行从而形成多个线形氧化物图案、以及第一环形氧化物图案、第二环形氧化物图案和第三环形氧化物图案。线形氧化物图案被形成在线形硅图案的侧壁上。第一环形氧化物图案被形成在第一环形硅图案的外部侧壁上。第二环形氧化物图案被形成在第一环形硅图案的内部侧壁和第二环形硅图案的外部侧壁之间并且完全填充第一环形硅图案和第二环形硅图案之间的间隙。第三环形氧化物图案被形成在第二环形硅图案的内部侧壁上。线形硅图案、第一环形硅图案和第二环形硅图案被去除。有机平坦化层(OPL)被形成，使得OPL的侧壁位于第二环形氧化物图案的上表面上。OPL具有第一厚度。硬掩模层利用线形氧化物图案以及OPL和第二环形氧化物图案的组合结构被图案化以分别形成多个线形掩模图案和形成台地形掩模图案。目标层利用线形掩模图案和台地形掩模图案被图案化，使得有源鳍在线形掩模图案下方形成，以及台地形叠加标记在台地形掩模图案下方形成。根据本专利技术构思的一示例实施方式，一种形成半导体器件的方法被如下提供。目标层被形成在衬底上。目标层具有器件区域和叠加标记区域。器件区域和叠加标记区域被蚀刻从而分别形成多个有源鳍和形成台地形叠加标记。金属层被形成在有源鳍上。光掩模利用台地形叠加标记与有源鳍对准。光掩模被用来图案化金属层以形成多个栅电极。附图说明通过参考附图详细描述本专利技术构思的示例实施方式，本专利技术构思的这些及其它特征将变得更加明显，其中：图1示出根据本专利技术构思的一示例实施方式的半导体器件的器件区域和叠加标记区域的透视图；图2是根据本专利技术构思的一示例实施方式的制造器件区域和叠加标记区域的流程图；图3到5示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的透视图；图6示出根据本专利技术构思的一示例实施方式的在制造FinFET的鳍型结构的工艺中形成台地形叠加标记的流程图；图7示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的剖视图；图8A到10A示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的俯视图；图8B到10B示出根据本专利技术构思的一示例实施方式的沿图8A到10A的线X-X'截取的器件区域和叠加标记区域的剖视图；图11示出根据本专利技术构思的一示例实施方式的图6的步骤1200的图案化硬掩模层以形成掩模图案和台地形掩模图案的流程图；图12示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的剖视图；图13A到17A示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的俯视图；图13B到17B示出根据本专利技术构思的一示例实施方式的沿图13A到17A的线X-X'截取的器件区域和叠加标记区域的剖视图；图14C示出根据本专利技术构思的一示例实施方式的保形地形成在图13A和13B的所得结构上的初始下部掩模层；图18示出图6的步骤1300的图案化目标层的流程图；图19到22示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的剖视图；图23示出根据本专利技术构思的一示例实施方式的图11的步骤1220的图案化下部型芯层的流程图；图24示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的剖视图；图25A到28A示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的俯视图；图25B到28B示出根据本专利技术构思的一示例实施方式的沿图25A到28A的线X-X'截取的器件区域和叠加标记区域的剖视图；图26C示出根据本专利技术构思的一示例实施方式的被保形地形成在图26A和26B的所得结构上的初始上部掩模层；图29示出根据本专利技术构思的一示例实施方式的图23的步骤1224的图案化上部型芯层的流程图；图30示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的剖视图；图31A到34A示出根据本专利技术构思的一示例实施方式的器件区域和叠加标记区域的俯视图；图31B到34B示出根据本专利技术构思的一示例实施方式的沿图31A到34A的线X-X'截取的器件区域和叠加标记区域的剖视图；图35是具有根据本专利技术构思的一示例实施方式制造的半导体器件的半导体模块；图36是具有根据本专利技术构思的一示例实施方式的半导体器件的电子系统的框图；以及图37是具有根据本专利技术构思的一示例实施方式制造的半导体器件的电子系统的框图。将理解，为了图示的简明和清晰，图中示出的元件不必需按比例绘制。例如，为了清晰，一些元件的尺寸相对于其它元件被夸大。此外，在被认为适当的情况下，附图标记在图中已经被重复以标出相应或相似的元件。尽管一些剖视图(们)的相应俯视图和/或透视图可以不被示出，但是此处示出的器件结构的剖视图(们)为如同在俯视图中示出那样沿两个不同方向和/或如同在透视图中示出那样在三个不同方向上延伸的多个器件结构提供支持。所述两个不同方向可以彼此正交或可以不彼此正交。所述三个不同方向可以包括第三方向，该第三方向可以与所述两个不同方向正交。所述多个器件结构可以被集成到同一电子器件中。例如，当一器件结构(例如存储单元结构或晶体管结构)在剖视图中示出时，电子器件可以包括多个所述器件结构(例如存储单元结构或晶体管结构)，如同被所述电子器件的俯视图示出那样。所述多个器件结构可以布置成阵列和/或成二维图案。具体实施方式本专利技术构思的示例实施方式将在以下被参考附图详细描述。然而，本专利技术构思可以以不同形式实施，并且不应被解释为限于此处阐释的实施方式。在图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另外的元件或衬底“上”时，它可以直接在所述另外的元件或衬底上，或居间层也可以存在。还将理解，当一元件被称为“联接到”或“连接到”另外的元件时，它可以直接联接到或连接本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：形成目标层；在所述目标层上形成硬掩模层；图案化所述硬掩模层以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案，其中所述第一掩模图案围绕所述台地形掩模图案并且所述第一掩模图案与所述台地形掩模图案间隔开；利用所述叠加掩模图案图案化所述目标层从而形成冗余鳍和台地形叠加标记；以及去除所述冗余鳍。

【技术特征摘要】
2015.10.28 US 62/247,243;2016.06.16 US 15/184,3151.一种制造半导体器件的方法，包括：形成目标层；在所述目标层上形成硬掩模层；图案化所述硬掩模层以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案，其中所述第一掩模图案围绕所述台地形掩模图案并且所述第一掩模图案与所述台地形掩模图案间隔开；利用所述叠加掩模图案图案化所述目标层从而形成冗余鳍和台地形叠加标记；以及去除所述冗余鳍。2.如权利要求1所述的制造半导体器件的方法，其中所述冗余鳍利用所述第一掩模图案被图案化，以及其中所述台地形叠加标记利用所述台地形掩模图案被图案化。3.如权利要求1所述的制造半导体器件的方法，其中所述硬掩模层由硅氮化物形成，以及其中所述目标层由硅或SixGe1-x形成，其中x是小于1的正实数。4.如权利要求1所述的制造半导体器件的方法，进一步包括：在所述硬掩模层的所述图案化之前，在所述硬掩模层上形成下部型芯，其中所述下部型芯的所述形成包括：在所述硬掩模层上形成下部型芯层；图案化所述下部型芯层以形成包括第一下部型芯和第二下部型芯的所述下部型芯，其中所述第一下部型芯和所述第二下部型芯是环形且同心的使得第一间隙形成在所述第一下部型芯和所述第二下部型芯之间，以及其中所述第二下部型芯位于所述第一下部型芯内并且以第一距离彼此间隔开。5.如权利要求4所述的制造半导体器件的方法，进一步包括：在所述下部型芯层的所述图案化之前，在所述下部型芯层上形成上部型芯，其中所述上部型芯的所述形成包括：在所述下部型芯层上形成上部型芯层；图案化所述上部型芯层以形成包括第一上部型芯和第二上部型芯的所述上部型芯，其中所述第一上部型芯是环形的并且所述第二上部型芯是十字标线形的，其中所述第一上部型芯围绕所述第二上部型芯，以及其中所述第一上部型芯和所述第二上部型芯是同心的使得第二间隙形成在所述第一上部型芯和所述第二上部型芯之间。6.如权利要求5所述的制造半导体器件的方法，进一步包括：形成初始上部掩模层使得所述初始上部掩模层保形地覆盖所述第一上部型芯和所述第二上部型芯而不填充所述第二间隙；在所述初始上部掩模层上执行各向异性蚀刻工艺以形成多个上部掩模图案，其中每个上部掩模图案被布置在所述第一上部型芯和所述第二上部型芯中的每个的侧壁上；以及在所述各向异性蚀刻工艺的所述执行之后去除所述第一上部型芯和所述第二上部型芯，其中所述上部掩模图案彼此间隔开，以及其中所述下部型芯层的所述图案化利用所述上部掩模图案被执行。7.如权利要求5所述的制造半导体器件的方法，其中所述上部型芯层由无定形碳形成。8.如权利要求4所述的制造半导体器件的方法，其中所述下部型芯层由硅形成。9.如权利要求4所述的制造半导体器件的方法，进一步包括：在所述第一下部型芯和所述第二下部型芯上形成初始下部掩模层使得所述初始下部掩模层完全填充所述第一间隙；对所述初始下部掩模层执行各向异性蚀刻工艺以形成包括第一下部掩模图案、第二下部掩模图案和第三下部掩模图案的下部掩模图案，其中所述第二下部掩模图案位于所述第一间隙内并且完全填充所述第一间隙，其中所述第一下部掩模图案形成在所述第一下部型芯的外部侧壁上，以及其中所述第三下部掩模图案形成在所述第二下部型芯的内部侧壁上；以及去除所述下部型芯，其中所述第一下部掩模图案、所述第二下部掩模图案和所述第三下部掩模图案彼此间隔开。10.如权利要求9所述的制造半导体器件的方法，其中所述第一下部掩模图案、所述第二下部掩模图案和所述第三下部掩模图案是环形且同心的，以及其中所述第二下部掩模图案位于所述第一下部掩模图案和所述第三下部掩模图案之间。11.如权利要求9所述的制造半导体器件的方法，其中所述初始下部掩模层由硅氧化物形成。12.如权利要求9所述的制造半导体器件的方法，进一步包括：形成有机平坦化层(OPL)使得所述有机平坦化层完全覆盖所述第三下部掩模图案并且部分覆盖所述第二下部掩模图案，其中所述有机平坦化层的侧壁位于所述第二下部掩模图案的上表面上，以及其中所述有机平坦化层具有第一厚度。13.如权利要求12所述的制造半导体器件的方法，其中所述硬掩模层的所述图案化通过使用所述第一下部掩模图案、...

【专利技术属性】
技术研发人员：金钟寿，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR