半导体器件及其制造方法技术

一种半导体器件包括：衬底，包括单元区、第一接触区和第二接触区；下层叠结构，从单元区在第二接触区之上延伸；上层叠结构，从单元区在第一接触区之上延伸，上层叠结构使第二接触区开放；N个第一组台阶型凹槽(N是2或更大的自然数)，穿通第一接触区中的上层叠结构的至少一部分；以及M个第二组台阶型凹槽(M是等于或小于N的自然数)，穿通第二接触区中的下层叠结构的至少一部分。

Semiconductor device and manufacturing method thereof

A semiconductor device includes a substrate, comprises a first contact area and contact area of unit area, second; the lower laminate structure, from the unit area in the second contact zone extends above; laminated structure, extending over the first contact area from the unit area, laminated structure makes the opening of the second contact area; a first step type N the groove (N is 2 or more natural number), at least in part through the laminated structure of the first contact zone in the M group; and second step type groove (M is a natural number equal to or less than N), through the second contact zone in the lower laminate structure at least a portion of the.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求2015年11月16日提交的申请号为10-2015-0160676的韩国专利申请的优先权，其全部内容通过引用其整体合并于此。
本公开的一个方面涉及一种半导体器件及其制造方法，且更具体而言，涉及一种具有多层结构的半导体器件及其制造方法。
技术介绍
半导体器件包括能储存数据的存储器件。存储器件可以包括存储串。每个存储串包括彼此串联连接的存储单元。为了改善存储串的集成度，已经提出了一种三维存储器件。三维存储器件的存储单元三维地布置在衬底之上。三维存储器件包括多层结构。多层结构包括布置在不同高度处的导电图案。导电图案连接到存储单元。为了独立地将电信号施加给布置在不同高度处的导电图案，接触插塞应当分别连接到导电图案。
技术实现思路
根据本公开的一个方面，提供了一种半导体器件，包括：衬底，包括单元区、第一接触区和第二接触区，第一接触区从单元区沿着第一方向延伸，第二接触区从第一接触区沿着第一方向延伸；下层叠结构，从单元区在第二接触区之上延伸，下层叠结构包括交替层叠在衬底之上的第一层间绝缘层和第一导电图案；上层叠结构，从单元区在第一接触区之上延伸，上层叠结构使第二接触区开放，上层叠结构包括交替层叠在下层叠结构之上的第二层间绝缘层和第二导电图案；N个第一组台阶型凹槽(N是2或更大的自然数)，穿通第一接触区中的上层叠结构的至少一部分，所述N个第一组台阶型凹槽中的每个具有在第一方向上彼此对称地相对的台阶型侧壁；以及M个第二组台阶型凹槽(M是等于或小于N的自然数)，穿通第二接触区中的下层叠结构的至少一部分，所述M个第二组台阶型凹槽中的每个具有在第一方向上彼此对称地相对的台阶型侧壁。根据本公开的一个方面，提供了一种制造半导体器件的方法，该方法包括：在衬底之上形成第一层叠组，其中，衬底包括单元区、第一接触区和第二接触区，第一接触区从单元区沿着第一方向延伸，第二接触区从第一接触区沿着第一方向延伸；在第一层叠组上形成第二层叠组；通过刻蚀第二层叠组来形成台阶型沟槽，其中，台阶型沟槽沿着第一方向成排地布置，且每个台阶型沟槽包括在第一方向上彼此对称地相对的第一台阶型侧壁，第一台阶型侧壁具有第一深度；在第一接触区和第二接触区上将第二层叠组刻蚀为具有凹陷结构，在该凹陷结构中，台阶型沟槽中的至少一个被分阶段地凹陷到比第一深度深的第二深度以及比第二深度深的第三深度；以及刻蚀第一层叠组和第二层叠组，使得包括凹陷结构的台阶型沟槽移动到第二接触区中的第一层叠组的内部，以及去除第二接触区中的第二层叠组。附图说明下面将参照附图更详细描述各个实施例；然而，它们可以采用不同的形式来实施，不应理解为限于本文所列的实施例。确切地说，提供这些实施例使得本公开更加彻底且完整，且将会向本领域的技术人员充分传达示例性实施例的范围。在附图中，出于示例的目的可以放大比例。将理解，当提及一个元件在两个元件“之间”时，可以是这两个元件之间的唯一元件或者还可以存在一个或更多个中间元件。遍及本说明书，相同的附图标记指代相同的元件。实施例提供一种半导体器件及其半导体器件的制造方法，该半导体器件设置有其中接触插塞可以连接到多层结构的区域。图1是说明根据本公开的一个实施例的半导体器件的单元区和接触区的图。图2A和图2B是说明根据本公开的实施例的半导体器件的存储串的结构的立体图。图3是说明根据本公开的一个实施例的传输晶体管的平面图。图4A和图4B是示意性地说明根据本公开的一个实施例的半导体器件中的接触区的平面图和截面图。图5A和图5B是说明根据本公开的一个实施例的第一台阶型凹槽和第二台阶型凹槽的平面图和截面图。图6是说明根据本公开的一个实施例的第一组台阶型凹槽的结构的截面图。图7A和图7B是说明根据本公开的一个实施例的第一组台阶型凹槽和第二组台阶型凹槽的平面图和截面图。图8和图9是说明根据本公开的各个实施例的第一组台阶型凹槽和第二组台阶型凹槽的平面图。图10A至图15B是说明形成根据本公开的一个实施例的半导体器件的存储块的方法的图。图16是说明根据本公开的一个实施例的凹陷工艺(depressingprocess)的截面图。图17A至图20B是说明形成根据本公开的一个实施例的半导体器件的存储块的方法的图。图21是说明本公开的一个实施例的存储系统的配置。图22是说明本公开的一个实施例的计算系统的配置。具体实施方式下文将参照附图详细描述本公开的示例性实施例。然而，本公开不限于所述实施例，而可以用不同的形式来实施。本文提出的实施例是出于说明的目的和出于本领域技术人员充分理解本公开的范围的目的而提供的。图1是说明根据本公开的一个实施例的半导体器件的单元区和接触区的图。参见图1，根据本公开的一个实施例的存储器件包括存储块MB。每个存储块MB可以包括单元区P1和接触区P2。多个存储串布置在单元区P1中。连接到存储串的导电图案沿着第一方向I或按第一方向I从单元区P1延伸到接触区P2。传输晶体管可以与布置在导电图案之下的接触区P2中的导电图案交叠。接触区P2可以布置在单元区P1的两侧。单元区P1和接触区P2可以沿着第一方向I成排地布置。接触区P2具有与单元区P1接触的单元侧边缘EG_C。在以下的附图中，示出单元侧边缘EG_C来表示接触区P2的与单元区P1接触的侧表面，并且将省略单元侧边缘EG_C的单独描述。存储块MB可以布置在与第一方向I垂直交叉的第二方向II上，同时彼此间隔开。图2A和图2B是说明根据本公开的实施例的半导体器件的存储串的结构的立体图。为了便于说明，在图2A和图2B没有示出绝缘层。图2A示出存储单元沿着U形沟道层CH布置以构成三维存储串的情况。参见图2A，存储串可以包括U形沟道层CH。沟道层CH包括管沟道层P_CH、源极侧沟道层S_CH以及漏极侧沟道层D_CH。源极侧沟道层S_CH和漏极侧沟道层D_CH按与第一方向I和第二方向II垂直的第三方向III从管沟道层P_CH开始延伸。沟道层CH可以采用矩阵形式布置。管沟道层P_CH被布置在衬底SUB之上的管栅PG包围。源极侧沟道层S_CH被沿着第三方向III层叠的源极侧导电图案CP_S包围。源极侧导电图案CP_S彼此间隔开。源极侧沟道层S_CH的顶端连接到公共源极线CSL。源极侧导电图案CP_S布置在公共源极线CSL与管栅PG之间。源极侧导电图案CP_S包括源极侧字线WL_S和源极选择线SSL。源极侧字线WL_S沿着第三方向III层叠同时彼此间隔开。源极选择线SSL布置在源极侧字线WL_S与公共源极线CSL之间。一个、两个或更多个源极选择线SSL可以层叠在源极侧字线WL_S与公共源极线CSL之间。漏极侧沟道层D_CH被沿着第三方向III层叠的漏极侧导电图案CP_D包围。漏极侧导电图案CP_D彼此间隔开。漏极侧沟道层D_CH的顶端连接到位线BL。漏极侧导电图案CP_D布置在位线BL与管栅PG之间。漏极侧导电图案CP_D包括漏极侧字线WL_D和漏极选择线DSL。漏极侧字线WL_D沿着第三方向III层叠且彼此间隔开。漏极选择线DSL布置在漏极侧字线WL_D与位线BL之间。一个、两个或更多个漏极选择线DSL可以层叠在漏极侧字线WL_D与位线BL之间。源极侧导电图案CP_S和漏极侧导电本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，包括单元区、第一接触区和第二接触区，第一接触区从单元区沿着第一方向延伸，第二接触区从第一接触区沿着第一方向延伸；下层叠结构，从单元区在第二接触区之上延伸，下层叠结构包括交替层叠在衬底之上的第一层间绝缘层和第一导电图案；上层叠结构，从单元区在第一接触区之上延伸，上层叠结构使第二接触区开放，上层叠结构包括交替层叠在下层叠结构上的第二层间绝缘层和第二导电图案；N个第一组台阶型凹槽，N是等于2或更大的自然数，所述N个第一组台阶型凹槽穿通第一接触区中的上层叠结构的至少一部分，所述N个第一组台阶型凹槽中的每个具有在第一方向上彼此对称地相对的台阶型侧壁；以及M个第二组台阶型凹槽，M是等于或小于N的自然数，所述M个第二组台阶型凹槽穿通第二接触区中的下层叠结构的至少一部分，所述M个第二组台阶型凹槽中的每个具有在第一方向上彼此对称地相对的台阶型侧壁。

【技术特征摘要】
2015.11.16 KR 10-2015-01606761.一种半导体器件，包括：衬底，包括单元区、第一接触区和第二接触区，第一接触区从单元区沿着第一方向延伸，第二接触区从第一接触区沿着第一方向延伸；下层叠结构，从单元区在第二接触区之上延伸，下层叠结构包括交替层叠在衬底之上的第一层间绝缘层和第一导电图案；上层叠结构，从单元区在第一接触区之上延伸，上层叠结构使第二接触区开放，上层叠结构包括交替层叠在下层叠结构上的第二层间绝缘层和第二导电图案；N个第一组台阶型凹槽，N是等于2或更大的自然数，所述N个第一组台阶型凹槽穿通第一接触区中的上层叠结构的至少一部分，所述N个第一组台阶型凹槽中的每个具有在第一方向上彼此对称地相对的台阶型侧壁；以及M个第二组台阶型凹槽，M是等于或小于N的自然数，所述M个第二组台阶型凹槽穿通第二接触区中的下层叠结构的至少一部分，所述M个第二组台阶型凹槽中的每个具有在第一方向上彼此对称地相对的台阶型侧壁。2.根据权利要求1所述的半导体器件，其中，第一组台阶型凹槽包括以与第二组台阶型凹槽相同的布局形成的M个台阶型凹槽。3.根据权利要求1所述的半导体器件，其中，第一组台阶型凹槽的底表面和第二组台阶型凹槽的底表面设置在不同的高度处。4.根据权利要求1所述的半导体器件，还包括沿着与第一方向交叉的第二方向彼此相对的缝隙，所述缝隙插入在下层叠结构与上层叠结构之间。5.根据权利要求4所述的半导体器件，其中，第一组台阶型凹槽包括：至少一个第一类型的台阶型凹槽，沿着第二方向平坦延伸以被缝隙隔离；以及第二类型的台阶型凹槽，沿着第一方向设置，同时彼此间隔开，每个第二类型的台阶型凹槽包括形成得比第一类型的台阶型凹槽深的第一外框区域以及形成在第一外框区域内部的比第一外框区域深的第一内框区域。6.根据权利要求5所述的半导体器件，其中，第一类型的台阶型凹槽包括：选择台阶结构，与单元区相邻；以及字线台阶结构，设置在选择台阶结构与第二类型的台阶型凹槽之间，字线台阶结构相比于选择台阶结构包括更多数量的台阶，且形成得比选择台阶结构深。7.根据权利要求5所述的半导体器件，其中，第二类型的台阶型凹槽的第一外框区域或第一内框区域沿着第一方向布置成Z型图案。8.根据权利要求7所述的半导体器件，其中，第二层间绝缘层和第二导电图案层叠为具有比彼此相邻的第一外框区域之间的上层叠结构的高度低的高度。9.根据权利要求5所述的半导体器件，其中，第二类型的台阶型凹槽中的每个包括：第一台阶结构，设置在包围第一外框区域的第一虚设区域中；第二台阶结构，通过将第一台阶结构凹陷在第一外框区域中而形成；以及第三台阶结构，通过将第二台阶结构凹陷在第一内框区域中而形成。10.根据权利要求9所述的半导体器件，其中，第一台阶结构被配置成具有x个台阶，每个台阶包括一对第二层间绝缘层和第二导电图案。11.根据权利要求10所述的半导体器件，其中，第一虚设区域与第一外框区域之间的台阶差以及第一外框区域与第一内框区域之间的台阶差由一对第二层间绝缘层和第二导电图案至x+1对第二层间绝缘层和第二导电图案的高度来形成。12.根据权利要求5所述的半导体器件，还包括接触插塞，所述接触插塞设置在第一内框区域和第一外框区域中的任意一个中，以连接至第二导电图案中的任意一个。13.根据权利要求5所述的半导体器件，其中，第二组台阶型凹槽包括沿着第一方向设置同时彼此间隔开的第三类型的台阶型凹槽，每个第三类型的台阶型凹槽包括形成得比第一外框区域深的第二外框区域以及形成在第二外框区域内部的比第二外框区域深的第二内框区域。14.根据权利要求13所述的半导体器件，其中，第二组台阶型凹槽还包括设置在第三类型的台阶型凹槽与第一接触区之间的第四类型的台阶型凹槽，第四类型的台阶型凹槽形成在比第一内框区域深且比第二外框区域高的位置处，第四类型的台阶型凹槽沿着第二方向平坦延伸以被缝隙隔离。15.根据权利要求13所述的半导体器件，其中，第三类型的台阶型凹槽中的每个包括：第四台阶结构，设置在包围第二外框区域的第二虚设区域中；第五台阶结构，通过将第四台阶结构凹陷在第二外框区域中而形成；以及第六台阶结构，通过将第五台阶结构凹陷在第二内框区域中而形成。16.根据权利要求15所述的半导体器件，其中，第四台阶结构被配置成具有...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR