半导体器件及其制造方法技术

一种半导体器件，包括：衬底，包括单元区和外围区；单元层叠结构，层叠在单元区中的衬底上；一体式结构的沟道层，在穿透单元层叠结构；驱动晶体管，形成在外围区中；以及插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，所述接触插塞中的每个与单元层叠结构的一部分布置在相同高度。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年5月26日提交给韩国知识产权局的韩国专利申请10-2015-0073035和2015年9月2日提交给韩国知识产权局的韩国专利申请10-2015-0124390的优先权，其全部内容通过引用合并于此。
本公开的方面涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括三维存储器件的半导体器件及其制造方法。
技术介绍
为了高度集成半导体器件，已经提出了包括层叠在衬底上的存储单元的三维存储器件。正开发各种技术以改善三维存储器件的操作可靠性和用来生产该器件的制造过程的再现性。附图说明图1A至图1D是图示根据本公开的实施例的半导体器件的单元区和外围区的布置的平面图；图2A和图2B是图示根据本公开的实施例的半导体器件的存储串结构的立体图；图3A至图3C是图示根据本公开的实施例的半导体器件的驱动晶体管与插塞结构之间的关联的剖视图；图4A至图4E是图示根据本公开的一个实施例的半导体器件的驱动晶体管和插塞结构的制造方法的剖视图；图5A至图5F是图示根据本公开的一个实施例的半导体器件的存储串结构的制造方法的剖视图；图6A至图6H是图示根据本公开的一个实施例的半导体器件的存储串结构的制造方法的剖视图；图7A至图7G是图示根据本公开的一个实施例的半导体器件的驱动晶体管、插塞结构和存储串结构的制造方法的剖视图；图8A至图8C是图示根据本公开的一个实施例的半导体器件的驱动晶体管、插塞结构和存储串结构的制造方法的剖视图；图9是图示根据本公开的一个实施例的存储系统的配置图；以及图10是图示根据本公开的一个实施例的计算系统的配置图。具体实施方式各个实施例涉及一种半导体器件及其制造方法，其能增强耦接至三维存储器件的驱动晶体管的插塞结构的结构稳定性。根据本公开的一个方面，提供了一种半导体器件，包括：衬底，包括单元区和外围区；单元层叠结构，层叠在单元区中的衬底上；一体式结构的沟道层，穿透单元层叠结构；驱动晶体管，形成在外围区中；以及插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，接触插塞中的每个与单元层叠结构的一部分布置在相同高度。根据本公开的一个方面，提供了一种制造半导体器件的方法，所述方法包括：在其中布置有驱动晶体管的衬底上交替层叠第一材料层和第二材料层；形成穿透第一材料层和第二材料层且彼此间隔开的第一下掩埋层和第二下掩埋层；在被第一下掩埋层和第二下掩埋层穿透的第一材料层和第二材料层上交替层叠第三材料层和第四材料层；分别形成穿透第三材料层和第四材料层且暴露出第一下掩埋层和第二下掩埋层的第一上通孔和第二上通孔；以及在第一上通孔中形成上掩埋层以经由第二上通孔暴露出第二下掩埋层。在下文，将参照附图详细描述本公开的实施例。然而，本公开不限于以下公开的实施例，而可以采用各种形式来实施，且本公开的范围不限于下面的实施例。确切地说，提供实施例来更诚恳和充分地公开实施例的方面，并且将本公开的精神完全地传达给本公开所属领域的技术人员，且本公开的范围应通过本权利要求来理解。图1A至图1D是图示根据本公开的实施例的半导体器件的单元区和外围区的布置的平面图。在图1A至图1D中，根据本公开的一个实施例的半导体器件可以包括单元区A1和外围区A2、A3和A4。在单元区A1中，存储单元可以沿着第一方向至第三方向以三维方式布置。每个存储器单元可以储存一个或更多个位。存储单元可以经由沟道层CH耦接至存储串单元。存储单元可以耦接至层叠在单元区A1中的字线WL。沟道层CH可以耦接至布置在单元
区A1中的位线和公共源极线。外围区可以包括行解码器区A2、页缓冲器区A3和驱动电路区A4。行解码器区A2可以包括访问布置在单元区A1中的字线WL的电路。页缓冲器区A3可以包括访问布置在单元区A1中的位线BL的电路。驱动电路区A4可以包括控制存储单元的操作的控制电路以及将操作电压施加至存储单元的电压发生电路。驱动晶体管可以形成在行解码器区A2、页缓冲器区A3和驱动电路区A4中的每个中。如图1A所示，可以布置外围区A2、A3和A4，使得外围区A2、A3和A4不与单元区A1重叠。如图1B至图1D所示，外围区A2、A3和A4的至少部分可以布置成与单元区A1重叠。例如，如图1B所示，页缓冲器区A3可以布置成与单元区A1的一部分重叠。在这种情况下，半导体器件的衬底的面积会减少第一重叠区OL1，在第一重叠区OL1中，页缓冲器区A3与单元区A1重叠。如图1C所示，行解码器区A2可以布置成与单元区A1的一部分重叠。在这种情况下，半导体器件的衬底的面积会减少第二重叠区OL2，在第二重叠区OL2中，行解码器区A2与单元区A1重叠。如图1D所示，行解码器区A2、页缓冲器区A3以及驱动电路区A4可以布置成与单元区A1的一部分重叠。在这种情况下，页缓冲器区A3与单元区A1重叠的第一重叠区OL1、行解码器区A2与单元区A1重叠的第二重叠区OL2以及驱动电路区A4与单元区A1重叠的第三重叠区OL3布置在为单元区A1分配的区域中。图2A和图2B是图示根据本公开的一个实施例的半导体器件的存储串结构的立体图。更具体而言，图2A是图示直线形状的存储串结构的立体图，且图2B是图示U形的存储串结构的立体图。出于便于说明的目的，未在图2A和图2B中图示绝缘层和存储层。参见图2A，存储串可以沿着直线形状的沟道层CH而形成。直线形状的存储串可以电耦接在包括公共源极线CSL的半导体衬底与位线BL之间。可以布置单元层叠结构ML，所述单元层叠结构ML包括彼此间隔开且层叠在公共源极线CSL与位线BL之间的导电图案LSL、WL和USL。单元层叠结构ML可以由第一缝隙SI1分离。公共源极线CSL可以直接耦接到沟道层CH的底部。公共源极线CSL可以通过将杂质注入到半导体衬底内，或者通过在半导体衬底上沉积掺杂硅层来形成。导电图案LSL、WL和USL可以包围沟道层CH且包括顺序层叠的下选择线LSL、字线WL和上选择线USL。下选择线LSL可以布置在字线WL与公共源极线CSL之间。层叠在字线WL与公共源极线CSL之间的下选择线LSL的叠层的数量可以是一个、两个或更多个。上选择线USL可以布置在字线WL与位线BL之间。层叠在字线WL与公共源极线CSL之间的下选择线LSL的叠层的数量可以是一个、两个或更多个。下选择线LSL和上选择线USL中的一个可以被分离成比字线WL小的单元。例如，每个字线WL可以形成为包围沟道层CH的两行或更多行，而每个上选择线USL可以形成为包围一体式沟道层CH行。在这种情况下，相比于被第一缝隙SI1分离，上选择线USL可以被第二缝隙SI2分离成更小的单元。沟道层CH可以穿透导电图案LSL、WL和USL。存储层可以形成在沟道层CH与导电图案LSL、WL和USL之间。沟道层CH的上部可以电耦接至位线BL。根据上述结构，存储单元可以形成在沟道层CH与字线WL之间的交叉处。下选择晶体管可以形成在沟道层CH与下选择线LSL之间的交叉处。此外，上选择晶体管可以形成在沟道层CH与上选择线USL之间的交叉处。下选择晶体管、存储单元和上选择晶体管可以沿着沟道层CH成列布置，并且可以经由沟道层CH彼此串联耦接且构成存储串。参见图2B，存储串可以沿着沟道层CH布置本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，包括单元区和外围区；单元层叠结构，层叠在单元区中的衬底上；一体式结构的沟道层，穿透单元层叠结构；驱动晶体管，形成在外围区中；以及插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，所述接触插塞中的每个与单元层叠结构的一部分布置在相同高度。

【技术特征摘要】
2015.05.26 KR 10-2015-0073035;2015.09.02 KR 10-2011.一种半导体器件，包括：衬底，包括单元区和外围区；单元层叠结构，层叠在单元区中的衬底上；一体式结构的沟道层，穿透单元层叠结构；驱动晶体管，形成在外围区中；以及插塞结构，耦接到驱动晶体管且包括比沟道层短的至少两个接触插塞的层叠结构，其中，所述接触插塞中的每个与单元层叠结构的一部分布置在相同高度。2.根据权利要求1所述的半导体器件，其中，单元层叠结构包括：第一单元层叠结构，形成在衬底上；以及第二单元层叠结构，形成在第一单元层叠结构上。3.根据权利要求2所述的半导体器件，其中，插塞结构包括：第一接触插塞，延伸到第一单元层叠结构的高度；以及第二接触插塞，与第一接触插塞接触且沿着第二单元层叠结构的层叠方向延伸。4.根据权利要求3所述的半导体器件，其中，第一单元层叠结构与第二单元层叠结构之间的界面和第一接触插塞与第二接触插塞之间的界面布置在相同高度。5.根据权利要求1所述的半导体器件，还包括：沟道接触插塞，形成在沟道层上；以及金属导线，形成在沟道接触插塞上。6.根据权利要求5所述的半导体器件，其中，接触插塞之中的最上方接触插塞延伸到沟道接触插塞的高度。7.根据权利要求1所述的半导体器件，其中，单元层叠结构包括交替层叠的层间绝缘层和导电图案。8.根据权利要求1所述的半导体器件，还包括：外围层叠结构，形成在与单元层叠结构相同的高度且被插塞结构穿透。9.根据权利要求8所述的半导体器件，其中，外围层叠结构包括交替层叠的氧化物
\t层和氮化物层。10.根据权利要求9所述的半导体器件，其中，接触插塞之中的布置在最上方接触插塞之下的下插塞包括相对于氧化物层和氮化物层具有刻蚀选择性的导电材料。11.根据权利要求1所述的半导体器件，其中，接触插塞之中的布置在最上方接触插塞之下的下插塞包括与最上方接触插塞不同的导电材料。12.根据权利要求1所述的半导体器件，其中，接触插塞之中的布置在最上方接触插塞之下的下插塞包括硅锗SiGe和碳C中的至少一种。13.根据权利要求1所述的半导体器件，其中，当外围区与单元区不重叠时，接触插塞之中的最下方接触插塞延伸为与驱动晶体管直接接触。14.根据权利要求1所述的半导体器件，其中，当外围区与单元区重叠时，驱动晶体管布置在单元层叠结构之下。15.根据权利要求14所述的半导体器件，还包括：连接导线，布置在插塞结构与驱动晶体管之间，且包括耦接至插塞结构的一端，...

【专利技术属性】
技术研发人员：安正烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR