半导体装置及其形成方法制造方法及图纸

本发明专利技术提供一种半导体装置及其形成方法。模板层形成于基板之上，该模板层中具有凹部。多个纳米线形成于该凹部中。栅极堆叠形成于基板之上，该栅极堆叠包围多个纳米线。使用多个纳米线可改良栅极控制，而于此同时维持高通态电流ION。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，特别涉及一种具有场效晶体管的半导体装置。
技术介绍
晶体管为现代集成电路的关键部件。为了满足愈来愈快的切换速度要求，晶体管的驱动电流需要变得愈来愈高。同时，晶体管的栅极长度不断缩小。缩小栅极长度导致所不期望的「短沟道效应」使栅极的对电流流动的控制受折损。在短沟道效应的中存在漏极引致阻障降低(drain-induced barrier lowering；DIBL)及亚阈值斜率的劣化，两者皆导致晶体管效能的劣化。使用多栅极晶体管结构可通过改良对通道上的栅极进行静电控制来帮助减轻短沟道效应。鳍式场效晶体管(Fin field-effect transistors；FinFET)因此被开发出来。为了进一步增强对通道的控制，以及为了减少短沟道效应，具有全包覆式(gate-all-around；GAA)栅极结构的晶体管亦得以开发，其中相应晶体管亦称为全包覆式栅极晶体管。在全包覆式栅极晶体管中，栅极介电层及栅极电极完全环绕通道区域。此组态表现出对通道的良好控制，且短沟道效应得以减小。
技术实现思路
根据一实施例，一种半导体装置形成方法，该方法包含：在基板上形成模板层，该模板层中具有第一凹部。该方法进一步包含：在第一凹部中形成多个第一纳米线；以及形成第一栅极堆叠，第一栅极堆叠包围多个第一纳米线。根据另一实施例，一种半导体装置形成方法，该方法包含：在基板上形成模板层并将模板层图案化以在模板层中形成第一凹部及第二凹部，第一凹部的宽度不同于第二凹部的宽度。该方法进一步包含：在第一凹部中外延生长多个第一纳米线，以及在第二凹部中外延生长多个第二纳米线；形成第一栅极堆叠，第一栅极堆叠包围多个第一纳米线；以及形成第二栅极堆叠，第二栅极堆叠包围多个第二纳米线。根据又另一实施例，一种半导体装置包含：多个第一纳米线于基板之上、多个第一纳米线具有第一宽度、以及多个第二纳米线位于基板之上，而多个第二纳米线具有不同于第一宽度的第二宽度。半导体装置进一步包含：第一栅极堆叠，第一栅极堆叠包围多个第一纳米线；以及第二栅极堆叠，第二栅极堆叠包围多个第二纳米线。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明当结合随附的除附图阅读时，根据以下详细描述来最佳地了解本揭示内容的态样。应注意，根据行业的标准实践，各种特征并非按比例绘制。实际上，为了论述清楚，可任意增大或减小各种特征的尺寸。图1至图4例示根据一些实施例的形成纳米线的中间阶段的透视图；图5至图8例示根据一些替代性实施例的形成纳米线的中间阶段的透视图；图9A至图16A例示根据一些实施例的半导体装置制造过程的各种俯视图；图9B至图16B例示根据一些实施例的半导体装置的制造过程的各种横剖面图；图17为例示根据一些实施例的半导体装置的形成方法的流程图；图18A至图25A例示根据一些替代性实施例的半导体装置的制造工艺的各种俯视图；图18B至图25B例示根据一些替代性实施例的半导体装置的制造工艺的各种横剖面图；图26为例示根据一些替代性实施例的半导体装置形成方法的流程图。其中，附图标记101 基板101A 顶表面103 模板层105a 开口105b 开口105c 开口105d 开口105e 开口105f 开口201 第一掩膜层203 第一纳米线203A 顶表面301 第二掩膜层303 第二纳米线501 基板501A 顶表面503 模板层505a 凹部505b 凹部505c 凹部505d 凹部505e 凹部505f 凹部601 第一掩膜层603 第一纳米线605 种晶层701 第二掩膜层703 第二纳米线705 种晶层900 半导体装置901 基板901A 顶表面903 掺杂区域905 模板层907 开口909 纳米线909a 部分1001 栅极介电层1101a 第一部分1101b 第二部分1201 第一层间介电(ILD)层1301 第二源极/漏极区域1401 第二层间介电(ILD)层1501 第一开口1503 第二开口1505 第三开口1601 第一接触插座1603 第二接触插座1605 第三接触插座1700 方法1701 步骤1703 步骤1705 步骤1707 步骤1800 半导体装置1801 基板1801A 顶表面1803 模板层1805 部分1807 凹部1809 种晶层1811 纳米线1811a 部分1901 栅极介电层2001 栅极电极2001a 第一部分2001b 第二部分2101 第一层间介电(ILD)层2201 第二源极/漏极区域2301 第二层间介电(ILD)层2401 第一开口2403 第二开口2405 第三开口2501 第一接触插座2503 第二接触插座2505 第三接触插座2600 方法2601 步骤2603 步骤2605 步骤2607 步骤B 接线B’ 接线D1 第一侧向尺寸D2 第二侧向尺寸D3 第一侧向尺寸D4 第二侧向尺寸L1 长度L2 长度α1 角度α2 角度具体实施方式为了彰显本专利技术的不同技术特征，本专利技术于以下提供许多不同实施方式或范例。以下描述部件及布置的特定实例来简化本揭示内容。当然，此等特定实例仅仅为实例且不旨在进行限制。例如，以下描述的第一特征形成于第二特征上方或之上可包括其中第一特征及第二特征形成为直接接触的实施例，并亦可包括其中额外的特征可形成于第一特征与第二特征之间以使得第一特征及第二特征可能不为直接接触的实施例。此外，本揭示内容可在各种实例中重复标号及/或字母。此重复是出于简单及清晰性的目的，且自身不规定所论述各种实施例及/或组态之间的关系。此外，在本文中可使用空间相对用词，诸如「下方」、「下面」、「下部」、「上方」、「上部」及类似用词，用于使描述如在图示中所例示的一个元件或特征与其他一或多个元件或一或多个特征的关系的描述容易。除在图示中描绘的取向以外，空间相对用词旨在涵盖在使用或操作中的装置的不同取向。该设备可另外取向(旋转90度或处于其他取向)，且本文中使用的空间相对描述符可同样地相应地加以解释。根据各种示范性实施例，在此提供场效晶体管(Field effect transistor；FET)及其形成方法。形成FET的中间阶段亦有显示。实施例的变化有加以论述。贯穿各种视角及说明性实施例中，相同标号是用来指明相同元件。诸如此所述的实施例提供的FET装置具有一或多个垂直通道，其中每一通道由包含III-V半导体材料的纳米线所形成。使用垂直的纳米线使得FET装置可以全包覆式垂直栅极(vertical-gate-all-around；VGAA)的方式形成，其中栅极堆叠包裹在垂直通道周围以改良栅极控制。此类FET装置亦可称为VGAA FET装置。此外，使用多个窄纳米线可改良栅极控制，而于此同时维持高通态电流ION。此外，如下文中的更详细描述，纳米线通过外延生长方法所形成，因而避免使用微影及蚀刻工艺所形成的纳米线的表面损伤。此外，纳米线的宽度本文档来自技高网...

【技术保护点】
一种形成半导体装置的方法，其特征在于，该方法包含：形成一模板层于一基板上，该模板层中具有一第一凹部；形成多个第一纳米线于该第一凹部中；以及形成一第一栅极堆叠，该第一栅极堆叠包围该多个第一纳米线。

【技术特征摘要】
2015.03.16 US 14/659,2621.一种形成半导体装置的方法，其特征在于，该方法包含：形成一模板层于一基板上，该模板层中具有一第一凹部；形成多个第一纳米线于该第一凹部中；以及形成一第一栅极堆叠，该第一栅极堆叠包围该多个第一纳米线。2.根据权利要求1所述的形成半导体装置的方法，其特征在于，尚包含：形成多个第二纳米线于该模板层的一第二凹部中，该第二凹部的一宽度不同于该第一凹部的一宽度，该多个第二纳米线的一数量不同于该多个第一纳米线的一数量；以及形成一第二栅极堆叠，该第二栅极堆叠包围该多个第二纳米线。3.根据权利要求1所述的形成半导体装置的方法，其特征在于，该模板层包含一介电性材料，且其特征在于，该第一凹部暴露出该基板的一部分。4.根据权利要求1所述的形成半导体装置的方法，其特征在于，该模板层包含一导电性氧化物材料，且其中该凹部的一底部位于该模板层中。5.一种形成半导体装置的方法，其特征在于，该方法包含：形成一模板层于一基板上；图案化该模板层以形成一第一凹部及一第二凹部于该模板层中，该第一凹部的一宽度不同于该第二凹部的一宽度；外延生长...

【专利技术属性】
技术研发人员：马汀克里斯多福荷兰，布莱戴恩杜瑞兹，马克范达尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71