一种半导体器件及其制备方法、电子装置制造方法及图纸

本发明专利技术涉及一种半导体器件及其制备方法、电子装置。所述半导体器件，包括：半导体衬底；若干鳍片结构，位于所述半导体衬底上；穿通停止层，位于所述鳍片结构中的沟道区内；扩散停止层，位于所述鳍片结构中所述穿通停止层的上方。本发明专利技术的优点在于，通过引入所述碳扩散停止层可以抑制沟道停止层离子注入扩散至沟道，从而避免由于随机掺杂涨落(Random Doping Fluctuation，RDF)引起的半导体器件失配性能的下降，此外，所述碳扩散停止层还有助于NMOS穿通停止层离子注入B掺杂的损失。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件及其制备方法、电子装置。
技术介绍
随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。现有技术通常采用以下工艺步骤形成FinFET的鳍片：首先，在衬底上形成硬掩膜层；接着，图案化所述硬掩膜层，形成用于蚀刻衬底以在其上形成鳍片的多个彼此隔离的掩膜；接着，蚀刻衬底以在其上形成多个鳍片；接着，沉积形成多个鳍片之间的隔离结构；最后，蚀刻去除所述硬掩膜层。FINFET器件有优越的沟道控制能力和短沟道效应，但是在Bulk FINFET中由于其底部容易穿通，从而其短沟道效应增强，漏电增加。现有技术中有很多方法来提高半导体器件的性能，例如在半导体器件制备过程中执行多个离子注入步骤，，其中包括通过离子注入形成阱区和沟道阻止离子注入通常在NMOS阱中执行B或BF2离子注入，但是B离子很容易扩散至浅沟槽隔离氧化物中，B掺杂的损失以及失配性能的下降是因为穿通离子注入掺杂(punch through imp doping)将扩散至FINFET器件的沟道，其将降低由随机掺杂涨落(Random Doping Fluctuation，RDF)引起的失配性能；此外，形成FinFET的鳍片之后，需要实施沟道停止注入以控制由部分耗尽所引发的位于鳍片底部的源/漏穿通。如果实施沟道停止注入的注入离子是硼离子或者氟硼离子，后续实施热处理时硼离子或者氟硼离子具有易于向隔离结构扩散的特点，导致位于沟道区的硼离子或者氟硼离子的剂量损失，起不到控制源/漏穿通的作
用。为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了解决现有技术中存在的问题，提供了一种半导体器件，包括：半导体衬底；若干鳍片结构，位于所述半导体衬底上；穿通停止层，位于所述鳍片结构中的沟道区内；扩散停止层，位于所述鳍片结构中所述穿通停止层的上方。可选地，所述扩散停止层为碳扩散停止层。可选地，所述半导体器件还进一步包括隔离氧化物层，所述隔离氧化物层位于所述半导体衬底上彼此相邻的两个鳍片结构之间并且覆盖所述鳍片结构的中底部。可选地，所述隔离氧化物层的上表面与所述扩散停止层上表面平齐。可选地，所述鳍片结构的表面还形成有保护层。本专利技术还提供了一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底并执行扩散停止注入，以在后序形成的鳍片结构的沟道区内形成扩散停止层；步骤S2：图案化所述半导体衬底，以形成包含所述扩散停止层的所述鳍片结构；步骤S3：执行沟道停止注入，以在所述鳍片结构中所述扩散停止层的下方形成穿通停止层。可选地，执行碳离子注入步骤，以形成碳扩散停止层。可选地，所述步骤S1包括：步骤S11：提供半导体衬底并在所述半导体衬底上形成垫氧化物层；步骤S12：执行离子注入步骤，以在所述半导体衬底中形成阱；步骤S13：执行所述扩散停止注入，以形成所述扩散停止层。可选地，所述步骤S2包括：步骤S21：在所述半导体衬底上形成图案化的硬掩膜层；步骤S22：以所述硬掩膜层为掩膜蚀刻所述半导体衬底，以形成所述鳍片结构。可选地，所述步骤S2还进一步包括在所述鳍片结构的表面形成衬垫氧化物层和保护层的步骤。可选地，所述步骤S3中，在所述沟道停止注入之前还进一步包括：步骤S31：沉积隔离氧化物层，以覆盖所述鳍片结构；步骤S32：回蚀刻所述隔离氧化物层，以露出部分所述鳍片结构，形成具有目标高度的鳍片结构。可选地，在所述步骤S32中，回蚀刻所述隔离氧化物层至所述鳍片结构中所述扩散停止层的上表面。可选地，在所述步骤S32之后，还进一步包括在露出的所述鳍片结构的表面再次形成保护层的步骤。本专利技术还提供了一种电子装置，包括上述的半导体器件。本专利技术为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，所述方法在形成鳍片结构以及浅沟槽隔离氧化物之前，通过碳离子注入在所述半导体衬底中形成离子注入扩散停止层，以抑制穿通停止离子注入掺杂的扩散，同时提高所述半导体器件的隔离性能和失配性能。本专利技术的优点在于，通过引入所述碳扩散停止层可以抑制沟道停止层离子注入扩散至沟道，从而避免由于随机掺杂涨落(Random Doping Fluctuation，RDF)引起的半导体器件失配性能的下降，此外，所述碳扩散停止层还有助于NMOS穿通停止层离子注入B掺杂的损失。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1a-1e为本专利技术的实施方式中所述半导体器件的制备过程示意图；图2为本专利技术一具体实施方式中所述半导体器件的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，
对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；若干鳍片结构，位于所述半导体衬底上；穿通停止层，位于所述鳍片结构中的沟道区内；扩散停止层，位于所述鳍片结构中所述穿通停止层的上方。

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底；若干鳍片结构，位于所述半导体衬底上；穿通停止层，位于所述鳍片结构中的沟道区内；扩散停止层，位于所述鳍片结构中所述穿通停止层的上方。2.根据权利要求1所述的半导体器件，其特征在于，所述扩散停止层为碳扩散停止层。3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还进一步包括隔离氧化物层，所述隔离氧化物层位于所述半导体衬底上彼此相邻的两个鳍片结构之间并且覆盖所述鳍片结构的中底部。4.根据权利要求3所述的半导体器件，其特征在于，所述隔离氧化物层的上表面与所述扩散停止层上表面平齐。5.根据权利要求1所述的半导体器件，其特征在于，所述鳍片结构的表面还形成有保护层。6.一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底并执行扩散停止注入，以在后序形成的鳍片结构的沟道区内形成扩散停止层；步骤S2：图案化所述半导体衬底，以形成包含所述扩散停止层的所述鳍片结构；步骤S3：执行沟道停止注入，以在所述鳍片结构中所述扩散停止层的下方形成穿通停止层。7.根据权利要求6所述的方法，其特征在于，在所述步骤S1中，执行碳离子注入步骤，以形成碳扩散停止层。8.根据权利要求6所述的方法，其特征在于，所述步骤S...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31