半导体器件及其制造方法技术

本发明专利技术的实施例涉及半导体器件及其制造方法。本发明专利技术的目标是提供一种具有较少开裂或剥离的半导体器件及其制造方法。半导体器件的熔丝部分具有被电耦合至SRAM存储器单元的位线。位线由层间绝缘膜覆盖。作为层间绝缘膜，形成掺杂硼的BPTEOS膜。位线在其上方具有熔丝。熔丝和位线经由接触插塞彼此电耦合。覆盖位线的层间绝缘膜与接触插塞隔开。

【技术实现步骤摘要】
相关申请交叉引用2015年3月17日提交的日本专利申请No.2015-053255的包括了说明书、附图和摘要的公开全部通过引用合并于此。
本专利技术涉及适合于在例如配备有存储器单元和熔丝的半导体器件中使用的半导体器件及其制造方法。
技术介绍
SRAM(静态随机存储存储器)是半导体存储器中的一种。单一个SRAM存储器单元包括两个存取晶体管、两个驱动晶体管和两个负载晶体管。作为SRAM中的一种，存在有具有薄膜晶体管作为这六个晶体管中的两个以便实现小型化的SRAM，并且该SRAM被称为“先进的SRAM”。在先进的SRAM中，下层间绝缘膜覆盖存取晶体管和驱动晶体管并且该下层间绝缘膜在其上具有位线等。上层间绝缘膜覆盖该位线等。上层间绝缘膜在其中具有作为薄膜晶体管的负载晶体管和电容器。上层间绝缘膜在其上具有预定布线，包括用于在存储器单元之间电耦合的布线和用于将存储器单元与外围电路电耦合的布线。这些预定布线由例如铝等等制成。先进的SRAM的存储器单元等配备有用于将被确定会有缺陷的存储器单元切换至正常存储器单元的熔丝。该熔丝是被围绕存储器单元部分放置的熔丝部分。熔丝被形成为预定布线中的一个并且被电耦合至从存储器单元等等延伸的位线。这意味着在熔丝部分中，熔丝和位线经由贯穿上层间绝缘膜和下层间绝缘膜的接触插塞(contact plug)彼此电耦合。切换至正常存储
器单元通过使预定熔丝暴露于激光以将熔丝完全融化切割(fusion-cut)而进行。这种熔丝尤其被称为“LT(激光修调)熔丝”。在先进的SRAM的存储器单元等等中，不仅被确定会有缺陷的存储器单元的至正常单元的切换使用熔丝来执行，而且功率源等等的切换也使用熔丝来执行。已经公开了配备有熔丝的半导体器件的专利文献是例如专利文献1和专利文献2。[专利文献1]日本未经审查的专利申请公开No.2005-32916。[专利文献2]日本未经审查的专利申请公开No.2000-294648。
技术实现思路
为了小型化，要求配备有先进的SRAM的存储器单元等等的半导体器件包括具有减小长度的熔丝并由此具有占据面积较小的熔丝部分。另外，含有硼(B)的BPTEOS(硼-磷-正硅酸乙酯)膜等应该被形成作为下层间绝缘膜以便完全填充存储器单元的位线之间的变窄的空间。如上面所描述的，预定熔丝通过激光被完全融化切割以便将被确定会有缺陷的存储器单元切换成正常存储器单元。从其现象的角度出发，熔丝由于暴露于激光而蒸发并消失。与熔丝的蒸发的同时，将熔丝与位线耦合的接触插塞在熔丝具有相对短的长度时有时也蒸发。当接触插塞蒸发时，尽管取决于它是如何发生的，但BPTEOS膜可能会从在其中具有接触插塞的接触孔的侧壁露出。在配备有存储器单元的半导体器件上进行称为“HAST”(高度加速的温度与湿度应力测试)的环境测试以便评鉴其可靠性。在该环境测试中，半导体器件被暴露于高温度和高湿度环境。本专利技术人已确认：在具有从接触孔的侧壁露出的BPTEOS膜的半导体器件中，在该环境下的BPTEOS膜归因于由水与BPTEOS膜中的硼之间的反应产生的其膨胀而开裂或剥离。另一目的和新颖的特征将从这里的描述和附图中变得显而易见。在专利技术的一个实施例中，提供有一种配备有半导体衬底、布线、
熔丝、接触插塞和层间绝缘膜的半导体器件。布线在半导体衬底的主表面上并且包括在一个方向上延伸的第一布线。熔丝被放置成在与主表面隔开的方向上与布线具有距离。接触插塞包括与第一布线和熔丝中的每一个接触并且将第一布线电耦合至熔丝的第一接触插塞。层间绝缘膜覆盖半导体衬底并且包括在与第一接触插塞隔开的状态下覆盖第一布线并且含有第一硼的第一层间绝缘膜。在另一实施例中，提供有一种配备有半导体衬底、布线、熔丝、接触插塞和层间绝缘膜的半导体器件。布线在半导体衬底的主表面上并且包括在一个方向上延伸的第一布线。熔丝被放置成在与主表面隔开的方向上与布线具有距离。接触插塞包括与第一布线和熔丝中的每一个接触并且将第一布线电耦合至熔丝的第一接触插塞。层间绝缘膜覆盖半导体衬底并且包括覆盖第一布线并且含有硼的第一层间绝缘膜。第一层间绝缘膜具有第一部分和第二部分，第一部分具有第一膜厚度，覆盖第一布线，并且第二部分具有小于第一膜厚度的第二膜厚度，覆盖第一布线。第一接触插塞在贯穿第二部分的状态下与第一布线接触。在进一步的实施例中，提供有一种制造半导体器件的方法，包括：在半导体衬底的主表面上形成包括在一个方向上延伸的第一布线的布线的步骤；形成层间绝缘膜的步骤，包括形成含有第一硼的第一层间绝缘膜以便以其覆盖半导体衬底的子步骤；形成包括贯通层间绝缘膜并且与第一布线接触的第一接触插塞的接触插塞的步骤；在层间绝缘膜的表面上形成与第一接触插塞接触的熔丝的步骤；和在使第一层间绝缘膜与第一接触插塞隔开的状态下将第一层间绝缘膜的包括了第一接触插塞与第一布线接触的位置的区域中的一部分去除的步骤。根据该一个实施例，可以提供具有较少开裂、剥离等等的半导体器件。根据该另一实施例，可以提供具有较少开裂、剥离等等的半导体器件。根据该进一步的实施例，可以提供能够制造出具有较少开裂、剥
离等等的半导体器件的制造半导体器件的方法。附图说明图1示出各实施例的半导体器件的先进的SRAM存储器单元的等效电路；图2是示出各实施例的半导体器件中的在其中具有先进的SRAM存储器单元的存储器单元部分和在其中具有熔丝的熔丝部分的布置图案的一个示例的平面图；图3是示出第一实施例的第一示例的半导体器件中的存储器单元部分和外围电路部分的结构的截面图；图4是示出第一实施例的第一示例的半导体器件中的熔丝部分的结构的截面图；图5是示出制造第一实施例的第一示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；图6是第一实施例中的在图5所示步骤中的熔丝部分的截面图；图7是示出第一实施例中的在图5和图6所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；图8是第一实施例中的在图7所示步骤中的熔丝部分的截面图；图9是示出第一实施例中的在图7和图8所示步骤之后执行的步骤的熔丝部分的平面图；图10是第一实施例中的沿着图9中的截面线X-X截取的熔丝部分的截面图；图11是示出第一实施例中的在图9和图10所示步骤之后执行的步骤的熔丝部分的截面图；图12是示出第一实施例中的在图11所示步骤之后执行的步骤的熔丝部分的截面图；图13是示出第一实施例中的在图12所示步骤之后执行的步骤的熔丝部分的截面图；图14是示出第一实施例中的在图13所示步骤之后执行的步骤的
存储器单元部分和外围电路部分的截面图；图15是第一实施例中的在图14所示步骤中的熔丝部分的截面图；图16是示出第一实施例中的在图14和图15所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；图17是第一实施例中的在图16所示步骤中的熔丝部分的平面图；图18是第一实施例中的沿着图17中示出的截面线XVIII-XVIII截取的熔丝部分的截面图；图19是示出第一实施例中的在图16至图18所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；图20是第一实施例中的在图19所示步骤中的熔丝部分的截面图；图21是示出第一实施例中的在图19和图20所示步骤之后执行本文档来自技高网...

【技术保护点】
一种半导体器件，包括半导体衬底，具有主表面；布线，被形成在所述半导体衬底的所述主表面之上并且包括在一个方向上延伸的第一布线；熔丝，在与所述主表面隔开的方向上与所述布线隔开；接触插塞，包括与所述第一布线和所述熔丝中的每一个接触并且将所述第一布线电耦合至所述熔丝的第一接触插塞；和层间绝缘膜，包括被形成以便覆盖所述半导体衬底并且在与所述第一接触插塞隔开的状态下覆盖所述第一布线的含有第一硼的第一层间绝缘膜。

【技术特征摘要】
2015.03.17 JP 2015-0532551.一种半导体器件，包括半导体衬底，具有主表面；布线，被形成在所述半导体衬底的所述主表面之上并且包括在一个方向上延伸的第一布线；熔丝，在与所述主表面隔开的方向上与所述布线隔开；接触插塞，包括与所述第一布线和所述熔丝中的每一个接触并且将所述第一布线电耦合至所述熔丝的第一接触插塞；和层间绝缘膜，包括被形成以便覆盖所述半导体衬底并且在与所述第一接触插塞隔开的状态下覆盖所述第一布线的含有第一硼的第一层间绝缘膜。2.根据权利要求1所述的半导体器件，其中所述布线包括在所述一个方向上延伸的第二布线，其中所述第一布线和所述第二布线被放置成使得所述第一布线的端部与所述第二布线的端部被放置以便在所述一个方向上在具有距离的情况下彼此面对，其中所述接触插塞包括与所述第二布线和所述熔丝中的每一个接触并且将所述第二布线电耦合至所述熔丝的第二接触插塞，其中所述第一层间绝缘膜被形成以便在与所述第二接触插塞隔开的状态下覆盖所述第二布线并且被形成在位于所述第一布线的所述端部与所述第二布线的所述端部之间的区域中，和其中所述第一层间绝缘膜的形成在位于所述第一布线的所述端部与所述第二布线的所述端部之间的区域中的一部分与所述第一接触插塞和所述第二接触插塞中的每一个隔开。3.根据权利要求1所述的半导体器件，其中所述布线包括在所述一个方向上延伸的第二布线，其中所述第一布线和所述第二布线被放置使得所述第一布线的端部与所述第二布线的端部被放置以便在所述一个方向上在具有距
\t离的情况下彼此面对，其中所述接触插塞包括与所述第二布线和所述熔丝中的每一个接触并且将所述第二布线电耦合至所述熔丝的第二接触插塞，和其中所述第一层间绝缘膜被形成以便在与所述第二接触插塞隔开的状态下覆盖所述第二布线并且未形成在位于所述第一布线的所述端部与所述第二布线的所述端部之间的区域中。4.根据权利要求1所述的半导体器件，其中所述层间绝缘膜包括被形成在所述第一层间绝缘膜与所述熔丝之间的含有第二硼的第二层间绝缘膜，和其中所述第一层间绝缘膜中所含有的所述第一硼的浓度被设定为高于所述第二层间绝缘膜中所含有的所述第二硼的浓度。5.根据权利要求1所述的半导体器件，其中所述半导体衬底在其所述主表面之上具有多个存储器单元，其中所述第一层间绝缘膜覆盖所述存储器单元，和其中所述布线包括作为所述第一布线的、电耦合至所述存储器单元中的一个的位线。6.根据权利要求5所述的半导体器件，其中所述存储器单元包括静态随机存取存储器单元。7.根据权利要求1所述的半导体器件，其中侧壁绝缘膜被形成以便覆盖所述第一层间绝缘膜的端表面。8.一种半导体器件，包括：半导体衬底，具有主表面；布线，被形成在所述半导体衬底的所述主表面之上并且包括在一个方向上延伸的第一布线；熔丝，在与所述主表面隔开的方向上与所述布线隔开；接触插塞，包括与所述第一布线和所述熔丝中的每一个接触并且将所述第一布线电耦合至所述熔丝的第一接触插塞；和层间绝缘膜，被形成以便覆盖所述半导体衬底并且包括覆盖所述第一布线的含有硼的第一层间绝缘膜，其中所述第一层间绝缘膜包括：第一部分，具有第一膜厚度，覆盖所述第一布线；和第二部分，具有比所述第一膜厚度薄的第二膜厚度，覆盖所述第一布线，和其中所述第一接触插塞在贯穿所述第...

【专利技术属性】
技术研发人员：岩崎敏文，牧幸生，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP