半导体器件制备方法以及半导体器件技术

本发明专利技术提供了一种半导体器件制备方法以及半导体器件。本发明专利技术的半导体器件制备方法包括：提供半导体基体，在所述半导体基体内的静态随机存储器区域中形成浅沟槽隔离，并且随后在所述半导体基体上布置掩膜层；图案化蚀刻半导体基体形成凹陷；在凹陷内外延生长锗含量恒定的第一SiGe种子层；在第一SiGe种子层上外延生长锗含量恒定的第二SiGe层；其中第二SiGe层的锗含量高于第一SiGe种子层；在第二SiGe层上外延生长锗含量低于第二SiGe层且锗含量恒定的第三SiGe层；在第三SiGe层上形成盖帽层。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种半导体器件制备方法以及相应的半导体器件。
技术介绍
随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式SiGe技术被广泛应用以提高PMOS的的性能，嵌入式SiGe技术通过在PMOS在源区和漏区嵌入SiGe材料，能够向沟道区施加压应力，使得PMOS的性能得到显著的提升。在嵌入式锗硅工艺中，通过提高SiGe层中Ge的含量来提高SiGe对沟道的应力，从而达到器件性能的提升。然而由于衬底Si与SiGe层之间的Ge含量差增大，晶格失配增大，极易造成Si衬底与SiGe界面间形成位错，造成器件性能降低。另外由于外延生长具有晶向选择性(在<100>外延生长最快，<110>其次，<111>极难生长),当SRAM区域SiGe外延层高于基体平面时在外延层的两侧极易形成<111>晶面。而<111>晶面不利于后续盖帽层的生长，使得SRAM区域SiGe盖帽层的均匀性很差(<111>晶面生长的盖帽层厚度不够，几乎不生长)。而高锗含量的SiGe外延层，无法与金属镍反应，形成金属硅化物(NiSi或NiGeSi)，从而造成后续CT与SiGe层之间的接触不佳，造成漏电、电阻升高、电阻不可控等问题。为此，需要一种新的技术方案，在提高嵌入式SiGe源漏区Ge含量的同时，减少或消除位错的形成，同时还能改善盖帽层形貌，有利于后续金属硅化物(NiSi)的形成。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效减少或消除衬底与SiGe界面间以及SiGe内部位错的形成，提高SiGe层的Ge含量的同时能够显著改善改善SiGe的形貌，有利于后续金属硅化物(NiSi)形成的方法。为了实现上述技术目的，根据本专利技术，提供了一种半导体器件制备方法，其包括：第一步骤：提供半导体基体，在所述半导体基体内的静态随机存储器区域中形成浅沟槽隔离，并且随后在所述半导体基体上布置掩膜层；第二步骤：图案化蚀刻半导体基体形成凹陷；第三步骤：在凹陷内外延生长锗含量恒定的第一SiGe种子层；第四步骤：在第一SiGe种子层上外延生长锗含量恒定的第二SiGe层；其中第二SiGe层的锗含量高于第一SiGe种子层；第五步骤：在第二SiGe层上外延生长锗含量低于第二SiGe层且锗含量恒定的第三SiGe层；第六步骤：在第三SiGe层上形成盖帽层。优选地，所述半导体器件制备方法用于制造PMOS器件。优选地，凹陷是U形的或者Σ形的。优选地，第一SiGe种子层的Ge含量处于1％～25％的范围内。优选地，第二SiGe层的Ge含量处于25％～45％的范围内。优选地，第三SiGe层的Ge含量处于1％～30％的范围内。优选地，第一SiGe种子层的厚度为10～300埃；第二SiGe层的厚度为100～800埃；第三SiGe层的厚度为10～300埃。优选地，盖帽层的厚度为10～300埃。优选地，第二SiGe层、第三SiGe层和盖帽层中含有原位掺杂的B，其中B的浓度小于2X1021cm-3。根据本专利技术，还提供了一种采用根据上述半导体器件制备方法制造的半导体器件。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的第一步骤。图2示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的第二步骤。图3示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的第三步骤。图4示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的第四步骤。图5示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的第五步骤。图6示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的第六步骤。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。本专利技术改进了嵌入式SiGe外延生长工艺，采用本方法可以有效减少或消除SiGe内部位错的形成，提高SiGe层的Ge含量的同时能够显著改善改善SiGe的形貌，有利于后续金属硅化物(NiSi)的形成。图1至图6示意性地示出了根据本专利技术优选实施例的半导体器件制备方法的各个步骤。根据本专利技术优选实施例的半导体器件制备方法尤其适合于PMOS器件的制备。如图1至图6所示，根据本专利技术优选实施例的半导体器件制备方法包括：第一步骤S1：如图1所示，提供半导体基体10，在所述半导体基体10内的SRAM(静态随机存储器)区域中形成浅沟槽隔离20，并且随后在所述半导体基体10上布置掩膜层30；其中，半导体基体可以由单晶硅构成，也可以SOI等半导体材料构成。第二步骤S2：如图2所示，图案化蚀刻半导体基体10形成凹陷40；优选地，凹陷是U形的或者Σ形的。第三步骤S3：如图3所示，在凹陷40内外延生长锗含量恒定的第一SiGe种子层50；第四步骤S4：如图4所示，在第一SiGe种子层50上外延生长锗含量恒定的第二SiGe层60；其中第二SiGe层60的锗含量高于第一SiGe种子层50；第五步骤S5：如图5所示，在第二SiGe层60上外延生长锗含量低于第二SiGe层60且锗含量恒定的第三SiGe层70；第六步骤S6：如图6所示，在第三SiGe层70上形成盖帽层80。采用本方法可以有效减少或消除SiGe内部位错的形成，提高SiGe层的Ge含量的同时能够显著改善改善SiGe的形貌，有利于后续金属硅化物(NiSi)的形成。作为优选示例，第一SiGe种子层50的Ge含量处于1％～25％(质量含量)的范围内。作为优选示例，第二SiGe层60的Ge含量处于25％～45％(质量含量)的范围内。作为优选示例，第三SiGe层70的Ge含量处于1％～30％(质量含量)的范围内。作为优选示例，第一SiGe种子层50的厚度为10～本文档来自技高网...

【技术保护点】
一种半导体器件制备方法，其特征在于包括：第一步骤：提供半导体基体，在所述半导体基体内的静态随机存储器区域中形成浅沟槽隔离，并且随后在所述半导体基体上布置掩膜层；第二步骤：图案化蚀刻半导体基体形成凹陷；第三步骤：在凹陷内外延生长锗含量恒定的第一SiGe种子层；第四步骤：在第一SiGe种子层上外延生长锗含量恒定的第二SiGe层；其中第二SiGe层的锗含量高于第一SiGe种子层；第五步骤：在第二SiGe层上外延生长锗含量低于第二SiGe层且锗含量恒定的第三SiGe层；第六步骤：在第三SiGe层上形成盖帽层。

【技术特征摘要】
1.一种半导体器件制备方法，其特征在于包括：
第一步骤：提供半导体基体，在所述半导体基体内的静态随机存储器区域
中形成浅沟槽隔离，并且随后在所述半导体基体上布置掩膜层；
第二步骤：图案化蚀刻半导体基体形成凹陷；
第三步骤：在凹陷内外延生长锗含量恒定的第一SiGe种子层；
第四步骤：在第一SiGe种子层上外延生长锗含量恒定的第二SiGe层；其
中第二SiGe层的锗含量高于第一SiGe种子层；
第五步骤：在第二SiGe层上外延生长锗含量低于第二SiGe层且锗含量恒
定的第三SiGe层；
第六步骤：在第三SiGe层上形成盖帽层。
2.根据权利要求1所述的半导体器件制备方法，其特征在于，所述半导体
器件制备方法用于制造PMOS器件。
3.根据权利要求1或2所述的半导体器件制备方法，其特征在于，凹陷是
U形的或者Σ形的。
4.根据权利要求1或2所述的半导体器件制备方法，其特征在于，第一SiGe

【专利技术属性】
技术研发人员：黄秋铭，谭俊，高剑琴，钟健，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31