提供了基于存储器单元组的编程速度自适应地设定通过电压和初始编程电压的编程技术。在多道次编程操作的一个道次中，获得指示编程速度的编程电压。例如，这可以是最终编程电压或在另一编程里程碑处的编程电压。通过提供对参考通过电压的调整来针对多道次编程操作的另一编程道次确定通过电压。基于相对于指示编程速度的编程电压的偏移来针对另一编程道次确定初始编程电压。还调整初始编程电压以抵消对参考通过电压的调整的效应。对初始编程电压的调整在极性上与对参考通过电压的调整相反，并且在量值上小于对参考通过电压的调整。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】提供了基于存储器单元组的编程速度自适应地设定通过电压和初始编程电压的编程技术。在多道次编程操作的一个道次中，获得指示编程速度的编程电压。例如，这可以是最终编程电压或在另一编程里程碑处的编程电压。通过提供对参考通过电压的调整来针对多道次编程操作的另一编程道次确定通过电压。基于相对于指示编程速度的编程电压的偏移来针对另一编程道次确定初始编程电压。还调整初始编程电压以抵消对参考通过电压的调整的效应。对初始编程电压的调整在极性上与对参考通过电压的调整相反，并且在量值上小于对参考通过电压的调整。【专利说明】基于非易失性存储器的性能来优化通过电压和初始编程电压
技术介绍
本技术涉及非易失性存储器。半导体存储器装置已变得越来越普遍地用于各种电子设备中。例如，在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪速存储器是非易失性半导体存储器中最普遍的存储器。在这样的存储器装置中，存储器单元可以包括位于半导体基板中的沟道区的上方并且与半导体基板中的沟道区绝缘的以二维(2D)NAND配置的浮置栅极。浮置栅极位于源极区与漏极区之间。控制栅极被提供于浮置栅极上并且与浮置栅极绝缘。由此形成的晶体管的阈值电压(Vth)通过被保持在浮置栅极上的电荷量进行控制。也就是说，在晶体管被接通以允许在其源极与漏极之间导电之前通过浮置栅极上的电量水平对必须施加于控制栅极的电压的最小量进行控制。存储器单元可以具有用来存储两个或更多个范围的电荷的浮置栅极，其中每个范围表示数据状态。此外，已经建议超高密度存储装置使用根据对导电层和电介质层进行交替的阵列而形成的3D堆叠存储器结构。一个示例是位成本可伸缩(BiCS)架构。在层中钻出存储器孔，并且通过采用合适的材料填充存储器孔来形成NAND串。直NAND串在一个存储器孔中延伸，同时管型或U型NAND串(P-BiCS)包括一对竖直列的存储器单元，所述存储器单元在两个存储器孔中延伸并且由底部背栅接合。存储器单元的控制栅极由导电层提供。需要用于对存储器装置进行准确编程的技术。【附图说明】图1是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。图2描绘了图1的存储器阵列155中的NAND闪速存储器单元的块以及相关联的感测块SBO、感测块SBl和感测块SB2。图3是描绘图1的感测块SBO的一个实施方式的框图。图4描绘了失效位的数目与Vpass的曲线图，示出了存储器装置的扩展的效应。图5A描绘了选中的NAND串，示出了施加于选中字线的编程电压(Vpgm)，以及施加于未选中字线的低通过电压和高通过电压(VpassL和VPassH)。图5B描绘了未选中的NAND串，示出了施加于选中字线的编程电压，以及施加于未选中字线的通过电压。图5C描绘了沟道电势与沿着图5B的NAND串的位置的曲线图。图6A描绘了针对低温以及针对不同电平的编程擦除周期的失效位的数目与Vpass的曲线图。图6B描绘了针对室温以及针对不同电平的编程擦除周期的失效位的数目与Vpass的曲线图。图6C描绘了针对高温以及针对不同电平的编程擦除周期的失效位的数目与Vpass的曲线图。图6D描绘了针对给定电平的编程擦除周期的最佳Vpass与温度的曲线图。图7描绘了三道次编程序列的示例性字线顺序。图8A描绘了示例性两道次编程操作的开始阈值分布。图SB描绘了图8A的示例性两道次编程操作的第一道次之后产生的阈值分布。图SC描绘了图8A的示例性两道次编程操作的第二道次之后产生的阈值分布。图9A描绘了示例性三道次编程操作的开始阈值分布。图9B描绘了图9A的示例性三道次编程操作的第一道次之后产生的阈值分布。图9C描绘了图9A的示例性三道次编程操作的第二道次之后产生的阈值分布。图9D描绘了图9A的示例性三道次编程操作的第三道次之后产生的阈值分布。图1OA描绘了另一示例性三道次编程操作的开始阈值分布。图1OB描绘了图1OA的示例性三道次编程操作的第一道次之后产生的阈值分布。图1OC描绘了图1OA的示例性三道次编程操作的第二道次之后产生的阈值分布。图1OD描绘了图1OA的示例性三道次编程操作的第三道次之后产生的阈值分布。图1lA描绘了另一示例性三道次编程操作的开始阈值分布。图1lB描绘了图1lA的示例性三道次编程操作的第一道次之后产生的阈值分布。图1lC描绘了图1lA的示例性三道次编程操作的第二道次之后产生的阈值分布。图1lD描绘了图1lA的示例性三道次编程操作的第三道次之后产生的阈值分布。图12A描绘了其中初始Vpgm和通过电压被优化的编程操作。图12B描绘了与图12A—致的示例性编程操作的细节。图12C描绘了在图12B的第一编程道次和第二编程道次之后执行的第三编程道次。图13A描绘了与图8A、图9B、图1OB和图11B—致的、针对数据的低页的编程道次的示例中的一系列编程验证循环。图13B描绘了与图13A—致的、被编程为INT状态的存储器单元的Vth。图14描绘了与图9C一致的、模糊编程道次的示例中的一系列编程验证循环。图15描绘了与图9D—致的、精细编程道次的示例中的一系列编程验证循环。图16A描绘了新的(fresh)存储器单元组的编程操作中的示例性电压。图16B描绘了适度循环的存储器单元组的编程操作中的示例性电压。图16C描绘了重度循环的存储器单元组的编程操作中的示例性电压。图17描绘了Vpass对选中存储器单元MCn的编程的效应。图18A是示出与图6A至图6C—致的、初始Vpgm和Vpass最佳之间的对应关系的曲线图。图18B是图18A的室温情况下的曲线图，示出了针对代表性Vpgm与参考Vpgm之差的检测电平如何调整Vpass和Vpgm。图18C是示出根据图18B的差值D或PE周期在多道次编程操作中使用的各种电压的曲线图。【具体实施方式】提供了可以最大限度地减少存储器装置中的编程干扰的编程技术。所述技术导致由于因素如循环而引起的存储器单元组的性能变化以及不同存储器单元组之间的性能变化。在编程操作期间，可以将数据以多个编程道次(programming pass)编程到存储器单元中。编程根据待被编程到单元中的数据状态来增大存储器单元的阈值电压。在一些情况下，使用来回字线顺序，其中一个字线被部分地编程，然后另一字线被部分地编程并且依此类推，直到所有字线都被编程为止。这种方法可以最大限度地减少无意中改变存储器单元的阈值电压的电容耦合效应。此外，在给定的编程验证循环中，选择一些存储器单元用于编程，同时其他存储器单元未被选择。通过对NAND串下方的基板沟道区进行升压来阻止未选中存储器单元的NAND串被编程。通过对未选中字线施加被称为通过电压(pass voltage)的电压来实现该升压。通过电压应该足够高以将沟道升压至下述电平:防止未选中存储器单元的无意编程通过电容耦合对选中字线施加编程电压的电平。然而，如果通过电压过高，则可能对未选中存储器单元无意地编程。可选择最佳通过电压。然而，存储器单元的性能可以由于因素如循环随着时间的推移而变化，例如，编程擦除周期的累积是存储器装置所使用的。此外，不同的存储器单元组之间如不同的字线上可以存在性能变化。在一些情况下，编本文档来自技高网...
【技术保护点】
一种用于对连接至存储器装置中的选中字线的存储器单元组进行编程的方法，包括：针对存储器单元组(205)执行多道次编程操作的一个编程道次，其中，在所述一个编程道次期间将第一组阶跃式增大的编程电压(1300)施加于选中字线(WL2)；确定所述第一组阶跃式增大的编程电压中的指示编程速度的编程电压(Vrep)，所述指示编程速度的编程电压(Vrep)指示在所述一个编程道次期间所述存储器单元组的编程速度；基于对参考通过电压的调整来确定待被用于所述多道次编程操作的另一编程道次的经调整的通过电压(VpassH)，所述对参考通过电压的调整基于所述指示编程速度的编程电压；基于所述指示编程速度的编程电压来确定用于所述另一编程道次的第二组阶跃式增大的编程电压(1400，1500)的第一初始值；基于所述对参考通过电压的调整来确定对所述第一初始值的调整以提供第二初始值(Vpgm_init2，Vpgm_init3)，所述对所述第一初始值的调整具有与所述对参考通过电压的调整相反的极性；以及针对所述存储器单元组执行所述另一编程道次，其中，在所述另一编程道次期间将所述第二组阶跃式增大的编程电压施加于所述选中字线，所述第二组阶跃式增大的编程电压具有所述第二初始值，并且在所述第二组阶跃式增大的编程电压中的一个或更多个编程电压(1401‑1413；1501‑1515)期间将所述经调整的通过电压施加于至少一个未选中字线(WL1，WL3)。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：大和田宪，村井昭太，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国;US
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